1 系统构成
这里提出的基于DSP的嵌入式图像处理系统由图像采集与存储、图像处理和图像传输3部分组成,组成框图如图1所示。选用CMOS图像传感器OV7141完成系统的图像采集功能,选用TMS320VC5416DSP完成系统的图像处理与分析,采用FIFO存储器IDT72V04作为图像存储的缓冲区,采用10兆/lOO兆自适应网络控制器LAN9115实现图像数据的以太网传输功能,系统各模块间的逻辑控制由CPLI)EPM3064A实现。
2 系统的硬件实现
2.1 芯片介绍
考虑到视觉客流检测应用中的图像处理只涉及灰度图像,因而提出的嵌入式图像处理系统可以直接采用黑白图像传感器。这里选用Omnivision公司的黑白CMOS图像传感器OV7141作为图像采集芯片。该芯片工作电压为2.5 V,分辨率为640×480,工作频率为27 MHz,每秒钟能输出30帧(VGA模式)或者60帧(QVGA模式),内部整合模数转换(A/D),自动增益控制(AGC),SCCB总线控制端口等,可直接输出8 b图像数据。
图像处理芯片采用TI公司的TMS320VC5416定点DSP,其内部采用一种改进型的哈佛总线结构(1条程序总线、3条数据总线和4条地址总线),数据总线宽度为16 b,最大寻址空间为64 K×16 b。程序总线宽度为23 b,最大寻址空间为8 M×16 b。片内有128 M×16 b的RAM(其中包括64 M×16 b的单周期双访问DARAM和64 M×16 b的单周期单访问SARAM),6通道DMA传输控制器,3个带缓冲器的串行通信接口(McBSP)。分开的数据和指令空间使该芯片具有高度的并行操作能力,在单周期内允许指令和数据同时存取,再加上其高度优化的指令集,使得该芯片具有很高的运算速度,最高可达160 MIPSE。
FIFO采用IDT公司的IDT72V04,它是异步的先进先出缓存器,容量为4096×9 b。供电电压为3.3 V,它有3个状态输出信号可用于图像数据存储与读取控制,即全满信号/FF、半满信号/HF和空信号/EF。CPLD采用ALTERA公司的MAX3064A,可使用门数1250个;宏单元64个;逻辑阵列块(LAB)4个;最大可使用输入输出(I/O)管脚数64个;最大工作时钟频率为222.2 MHz;核供电和I/O供电都为3.3 V。LAN9115是SMSC公司的第二代10兆/100兆非PCI以太网控制器,LAN9115设计有大容量的存储器缓冲器,快速总线周期时间和内置的流控制支持,LAN9115支持高的数据速率,几乎没有包的损失,支持多种高清晰度视频。LAN9115的主要性能:功率管理;支持LAN叫醒,使网络能把消费类电子产品从睡眠状态中叫醒;多种低功耗模式;能防止接收存储器溢出;内置支持流控制;简单SRAM系统接口;能与任何的嵌入处理器接口。