因此该Chirp信号源的功能是：在NiosⅡ中建立的微控制器；使用嵌入式操作系统μC／OS-Ⅱ建立对DDS频率控制字输出实时改变的任务；根据线性和非线性Chirp函数的特点控制字的输出根据需要线性或者非线性输出，并且在此设计中将该任务的优先级设置为最高。利用VHDL语言编写DDS模块，首先根据Matlab计算出需要的正弦数据，然后将这些数据存储于ROM中供DDS模块调用，并且通过微控制器中的Jtag_uart传输模块在编程监视窗口实时观测当前输入频率的大小，具体结构如图4所示。

2 DDS模块的设计
    数字式频率合成器(DDS)模块的工作原理是：将O～2π的正弦函数值分为N份，将各点的幅度值存入ROM中，再用一个相位累加器每次累加相位值ωT，得到当前的相位值，通过查找ROM得到当前的幅度值。其系统框如图5所示。

    DDS的几个主要参数是：系统时钟频率，频率控制字长，频率分辨率，ROM单元数，ROM字长。该设计的DDS是32位的，时钟频率为50 MHz，频率控制字长为32位，ROM单元数为2的11次方，ROM字长为16位。而且有如下关系：
    频率分辨率=系统时钟频率／232；
    频率控制字(FTW)=f×232／T；
    其中：f为要合成的频率；T为系统时钟。
    DDS的工作过程为：每次时钟的上升沿到来时，相位累加器(32位)中的值累加上频率寄存器(32位)中的值，再利用累加器的高11位作为地址进行ROM查表，输出相应的幅值数字信号。
    如果是扫频工作，只需要根据一定的规律实时修改频率控制字，就可以达到扫频输出的目的。但是该系统的性能受到以下两个方面的制约：ROM单元数和ROM数值的有限字长。由于ROM大小的限制，ROM的单元地址位数一般都远小于相位累加器的位数，这样只能取相位累加器的高位作为ROM的地址进行查询，这就相当于引入了一个相位误差。而且ROM的有限字长，不能精确表示幅度值，相当于引入了一个量化误差。因此应根据系统的性能要求选择合理的ROM。为了解决ROM的受限问题，该设计采用ROM压缩技术。因为正弦函数存在对称和反转特性，即：

   
    对于O～2兀的幅度值，可以只存储O～π／2的部分。这样原本需要的2的11次方个单元的ROM现在只需要2的9次方个单元的ROM就可以实现。在MatIab中产生16位512点的O～π／2正弦波数据的命令如下：

   
    将Y数据依次存入Altera公司提供的Megawiz-ard宏单元实现的ROM中即可。

3 嵌入式微处理器的实现
    嵌入式微处理器的设计包括3个部分：利用SoPCBuilder定制的软核CPU，在QuartusⅡ环境下设计的电路和NiosⅡ编程。
    本设计的软核CPU采用NiosⅡ／S标准型内核，带有16 KB的Cache；集成了外部的FLASH和SDRAM控制器用于保存程序数据；Jtag_Hart电脑开发板传输接口用于建立良好的用户交互接口使用户能在console界面上观察程序运行情况；两个位宽分别为8位和3位的输出口作为输出DDS模块的控制字；定时器用于产生CPU系统时钟；LCD控制接口用于在LCD显示一些需要的信息。