1．4 DCM时钟模块配置
    本设计当中，传输端AD板与接收端DSP板上的FPGA外部时钟均为100 MHz，为了使用灵活可配置的接口工作速率，均采用DCM模块对时钟进行分频／倍频操作，可以将模块工作时钟在50~400 MHz进行灵活配置。
    发送端采用Xilinx VertexlI XCl500 FPGA，速度等级为一5，DCM最高工作时钟为420 MHz，接收端采用Xinlin Vertex4 SX55 FPGA，速度等级为一11，DCM最高工作频率为450 MHz，经过验证，在400MHz下工作良好。
    为了得到最高400 MHz的时钟频率，须采取级联DCM的方法，由第一级DCM产生50~200 MHz时钟信号，第二级DCM产生200~400 MHz时钟信号，BUFGCE为带使能端的全局时钟buffer，通过它选通200 MHz时钟才能使第二级DCM中的DLL成功锁定。
    级联及反馈方式原理图如图8，均采用DCM-ADV实例。

    第一级DCM例化参数如下，输入100 MHz，输出200 MH2，低速率模式：

    值得注意的是，当传输模块配置在最高时钟频率下工作时，需要对整个模块进行比较细致的约束，才能使各模块之间的延迟不至于引起传输数据错误。其中最关键的约束在于时钟周期的全局约束以及对各个输入输出引脚的延时进行约束。限于篇幅，具体的约束方法不予赘述。

2 实现结果
    以下为ChipScope 9在线逻辑分析仪软件捕捉的接收端波形。
    Data为DDR输入信号；D1in、D2in为经过IDDR模块后从DDR信号中分离的两路SDR普通信号；Data tx为传输控制同步信号，该信号有效时，传输开始；Wr en为传输控制逻辑生成的FIFO写使能信号，因为Dlin、D2in信号须经过定点转浮点模块后再送到FIFO，所以FIFO写使能需要比D1in D2in延后一个周期图9用chipscope软件在400 MHz采样频率下截取，此时传输接口工作在200 MHz时钟频率下，单线传输速率400MBit／s，接口工作速率为9．2 Gbit／s。

    系统硬件平台由AD采样板和DSP板组成，通过高速接口互联的平台如图10。

3 结语
    本文在实现了一种高速的LVDS差分标准的板间数据接口，提出了具体的发送端与接收端系统框图并最终在Xilinx FPGA器件上进行了实现，在图10所示硬件平台上工作情况良好，该硬件平台的AD板为AD9218 105MSPS 10 bit采样芯片和XilinxVertexII FPGA构成，信号处理板为Xilinx Vertex4FPGA和4片ADSP TS201 DSP芯片构成。
    当采用最高系统时钟400 MHz时，由于传输接口带宽高达18．4 Gbit／s，使得高速AD和信号处理机之间不再有数据传输瓶颈，因此对于数字接收机性能，如瞬时覆盖带宽、实时性的影响全部来自于AD转换器件性能和信号处理机的计算速度，从而解决了宽带数字接收机内部的数据传输问题。