采样时钟相位噪声对DAC的影响通常表现为调制信号的误差向量幅度(EVM)有所降低。对于给定的调制方案，高相位噪声有效地影响星座点使EVM下降并潜在地提高了误码率。图7所示的16 QAM星座图中体现了这一点。图7(a)展示了干净时钟条件下的星座图。图7(b)展示了高相位噪声时钟对星座图的影响。相位噪声事实上旋转了降低相邻点噪声容限的星座点有效相位。应当注意的是，宽带相位噪声和抖动也会降低EVM。在带通滤波用于DAC输出的应用中，主要的考虑事项就是近载波相位噪声。

图7：(a)干净时钟的16QAM星座图。(b) 带高相位噪声的时钟对星座图的影响。

显然，时钟的频谱纯度是收发器时钟解决方案的一个关键方面，但人们还期望时钟系统能提供其他一些功能。

回到图1可看到，该收发器具有多个接收通道，每个都需要单独的ADC。在某些情况下，也会使用多个DAC通道。可能需要额外的时钟通道来为用于数字预失真、FPGA或基带ASIC芯片的ADC提供时钟。

DAC和ADC编码率通常各不相同。FPGA和基带元器件也可能需要不同的频率。频谱干净的主时钟信号需要单独分配给每个通道，为该通道分频为所需的频率，然后转换成适当的输出信号格式。单一收发卡的输出信号通常混合了LVPECL、LVDS和CMOS格式。两个通道之间往往要求偏斜很紧密，以限制PCB布线的延迟变化。在某些情况下，在两个时钟之间设置延迟或相位偏移是必要的。在转换器采样时钟和用于将ADC输出数据锁存到基带芯片的时钟之间可能需要这样做。

在这些系统中，通道与通道之间的耦合是一个需要考虑的因素。如前所述，DAC和ADC时钟通常运行于不同的频率。通道之间的耦合，或时钟从一个通道向另一个馈送可能会在采样时钟上导致不想要的杂散音。有用的时钟信号和无用的噪声可能会导致产生乘积混频，这可能在有问题的地方产生毛刺。如果混频发生在编码输入处，这些问题有时可通过在主时钟和输入时钟边沿及时进行偏置而得到缓解。具备调节每个低抖动时钟延迟的能力可以成为时钟系统的一项优势。

为了尽量减少系统宕机时间，在输入参考出现故障的情况下，时钟系统应提供“备份”功能。这可通过增加第二个参考输入来实现，在主参考出错的情况可以切换到这个备份参考输入。这种备份时钟的指配有时被称为“时钟冗余”。监测主时钟、检测故障然后切换到备份的能力被称为“参考切换”功能。

对于主时钟和辅时钟均出现故障的情况，可实施另一层保护功能，被称为“保持（holdover）”。在保持模式中，时钟系统进入一种模式，即在输入失效之前尽可能长时间地保持时钟频率。对于给定的时钟系统，保持的准确性和持续时间取决于时钟电路架构。本文第二部分在讨论网络时钟时对此会有更详细的阐述，因为那些系统中的保持模式要严格得多。对于收发器系统，保持模式并不试图让收发器工作在它的正常性能水平，而是要保持足够的时钟功能，如可生成适当的系统警报以启动系统修复。

总而言之，多种多样的系统需求广泛存在，以支持各种各样的空间标准、系统通道数要求和架构方案。这些系统的时钟必须足够灵活，以适应广泛的应用、保证系统可靠性并且还能够提供转换器所要求的极低抖动和相位噪声。

(1) AD9445：14位125MSPS ， IF采样ADC

(2)

(3) 采样系统和时钟相位噪声和抖动的影响。ADI公司Brad Brannon撰写的应用笔记AN-756 。