“←”：删除已输入信号频率数字的最后一位，用于修改设置的频率；
    “清零”：将频率数字快速全部清零；
    “↑”：步进增大控制；
    “↓”：步进减小控制。
    设定频率输出范围为1 kHz～10 MHz，频率步进为50 Hz。系统输出采用8个LED数码管，以扫描方式显示(单位为Hz)频率数字。根据DDS原理，以步进值50Hz作为频率控制字1，那么最大值10 MHz对应的频率控制字为200 000，用18位二进制数值就可以表示(218>200 000)。从抽样值恢复出原波形数据，理论上每个周期波形数据至少抽取2个点，考虑到实际应用时受频率损耗、线间串扰等因素的限制，该设计采用22 b的频率控制字和相位累加器，4 Kb的8位波形ROM表，取相位累加器输出的高12 b寻址波形数据，三种波形按幅值／相位对应关系分别存储782个数据。故各波形数据单位周期有800 768(782×210)个相位状态，完全满足任一波形在单位周期内取4个幅值点的要求，可保证即使输出最大频率的波形仍能达到较好的效果。波形选择功能由两位开关组合实现，共有四种状态，其中三组用来表征不同的波型，另一组留作扩展波形用。
3．2 D／A转换单元
    数／模转换单元是继波形数据产生单元之后，将数字量形式的波形幅值转换成所要求的合成频率的模拟量形式信号。DAC输出信号实际上是阶梯模拟信号，需在数／模转换后利用低通滤波器对波形进行平滑处理。在此，采用ADI公司生产的单片双8位CMOS乘法数／模转换器AD7528，线性度达到1／2，转换时间达到纳秒级，可以很准确地进行10 MHz信号的量化运算。
3．3 滤波处理单元
    滤波器是一种能通过有用频率信号而同时抑制(或衰减)无用频率信号的电子装置。由于运算放大器具有近似理想的特性，且可以省去电感，得到接近理论预测的频率响应特性。构成有源滤波电路后还具有一定的电压放大和缓冲作用，并能减小体积。综合考虑，系统采用运算放大器SL560构成二阶低通滤波器。

4 系统功能仿真和验证分析
4．1 频率控制字生成模块仿真与分析
    频率控制字的生成直接影响着波形数据的寻址，该模块负责快速记录并实时显示输入的频率数字，准确计算得到相应的频率控制字。系统键盘为高速动态扫描(频率为200Hz)，采用状态机设计，设置了按键去抖动功能。在FPGA开发平台对该模块进行功能验证，整体无误操作产生，几乎没有时滞效应，按键的防抖动效果也良好，达到了预期的目的。
4．2 相位累加器模块仿真与分析
    相位累加器用于实现相位累加，并存储其累加结果。当前，相位累加器的值和时钟周期到来后的相位累加器的值相差k(k为频率控制字)。该模块的仿真波形如图4所示。

4．3 实验波形观测与误差分析
    信号发生器功能验证无误，用示波器观测实验波形如图5所示。

    检测输入频率为0～10 MHz时，波形形状均良好，未出现明显失真。计算理论误差为0．095％，在实测中发现，波形数字的误差相对很小，不足0．1 ％。由于滤波整形电路存在高频耦合通路，产生线间串扰，对滤波效果形成了不利影响，因此滤波器设计必须满足频带宽，截止特性好，抗干扰性强等特性。

5 结 语
    介绍了以直接数字频率合成技术(DDS)为基础的波形信号发生器工作原理和设计过程，并在FPGA实验平台上设计实现了满足各功能指标的信号发生器。系统硬件除需外加滤波整形电路外，其余部分均可在FPGA开发实验系统KH－310上集成开发，系统软件可在Quartus下编写代码，实现数据信息处理和控制操作等功能。整体开发环境成熟，应用工具齐全，随着FPGA性价比的不断提高，基于FPGA平台开发信号发生器将逐步走向标准化、规模化和产品化。
    现代电子和通信技术的发展，对信号发生器提出了更高、更严格的要求。除了对信号频率范围、带宽和频率分辨率的严格限制外，对信号的波型及调制特性等也有着苛刻的规定。研究和开发具有更高性价比的信号发生器将是当前和今后一段时间内亟需解决的课题。这里旨在建立一种基于FPGA的简单数字信号发生器设计方法。若能充分利用FPGA强大的数据运算处理能力以及编程灵活、运行速率快等优点，合理整合IP核资源和SoPC技术，简化设计结构，一定可以设计出功能多样、性能更加出色的信号发生器。