TMS32028335需要完成伺服系统主要的伺服算法工作,其根据算法需要,在适当时刻通过FPGA启动MAX1300，CS变低，WR变低，数据线和地址线信息写入FPGA，启动MAX1300采集数据。当采集工作完成后，对数据进行读取，CS变低，RD变低，从FPGA读取数据进行处理，完成伺服算法。
2 FPGA时序控制
　MAX1300正常工作需要32个工作时钟，而普通MCU或DSP芯片SPI通信端口最大支持16个工作时钟，使用起来很不方便，因此实际工作中采用FPGA控制MAX1300的工作时序及数据采集，DSP读取MAX1300采集并经FPGA处理后的数据。FPGA内部时序设计如图4所示。

    如图4所示，FPGA时序设计主要由数据发送模块TRANSMIT、数据接收模块RECEIVE、数据处理模块PROCESS、A/D采集控制模块AD_CONTROL以及存储FIFO组成。
　实际采集中，AD_CONTROL模块按DSP要求控制MAX1300时序工作。需要采集数据时，START信号变低后（START连接DSP的WR信号），AD_CONTROL读取TMS32028335数据线和地址线信息(地址线选择MAX1300采集通道，数据线加载MAX1300配置数据），并将相应数据AD_DATA写入TRANSMIT模块（配置MAX1300，选择采集通道）。随后ADCS信号变低，同时SCLK时钟开始工作，TRANSMIT模块在SCLK时钟作用下将数据由ADOUT引脚按位输出。在采集数据之前先对MAX1300进行配置，选择电压范围以及时钟工作模式。随后AD_CONTROL连续输出32个工作时钟，在前16个时钟选择数据采集通道,后16个时钟接收MAX1300输出数据。AD_CONTROL模块根据地址线高低电平产生通道选择信号CHANNEL，同时产生内部FIFO工作时钟FIFOCLK，控制存储FIFO的读写。