2 中值滤波的基本原理及改进算法
2.1中值滤波的基本原理
中值滤波是由Tukey发明的一种非线性信号处理技术,早期用于一维信号处理,后来很快被用到二维数字图像平滑中,是一种有效抑制图像噪声,提高图像信噪比的非线性滤波技术。它是一种邻域运算,类似于卷积,但计算的不是加权求和,而是把邻域中的像素按灰度级进行排序,然后选择该组的中间值作为输出像素值。与均值滤波器以及其他线性滤波器相比,中值滤波器的突出特点是在很好地滤除脉冲噪声(Impulsive Noise)和椒盐噪声(Salt and Pepper Noise)的同时,还能够保护目标图像边缘轮廓的细凇S霉?奖硎疚??br>
g(x,y)=median{f(x-i,y-i)},(i,j)∈S (1)
式中g(x,y),f(x,y)为像素灰度值,S为模板窗口。
而中值滤波的具体实现过程一般为:
(1)选择一个(2n+1)×(2n+1)的滑动窗口(通常为3*3或者5*5),使其沿图像数据的行或者列方向逐像素滑动(通常为从左至右,从上到下逐行移动)。
(2)每次滑动后,对窗口内的像素灰度值进行排序,用排序所得的中间值代替窗口中心位置像素的灰度值。
2.2中指滤波的改进算法
中值滤波的算法很多,但通常数据排序量较大。需要消耗大量时间,不利于图像处理的实时性。本文采用一种窗口大小为3*3的快速排序算法。大大降低了排序量。
为了便于说明。将3*3窗口内的各个像素分别定义为M11,M12,M13,M21,M22,M23,M31,M32,M33。像素排列如表1。
首先分别对窗口中的每一行计算最大值、中值、最小值,这样一共可以得到9个数值,分别包括3个最大值、3个中值、3个最小值:
第一行的最大值:Max1=max[M11,M12,M13];
第一行的中值:Med1=med[M11,M12,M13];
第一行的最小值:Min1=min[M11,M12,M13];
依此类推:
Max2=max[M21,M22,M23];Med2=med[M21,M22,M23];Min2=min[M21,M22,M23];
Max3=max[M31,M32,M33];Med3=med[M31,M32,M33];Min3=min[M31,M32,M33];
式中,max表示取最大值,med表示取中值,min表示取最小值。
不难判断,9个数值中。3个最大值中的最大值和3个最小值中的最小值一定是9个像素中的最大值和最小值;3个中值中的最大值至少大于5个像素:即本行中的最小值、其他2行的中值及最小值:而3个中值中的最小值至少小于5个像素:即本行中的最大值、其他2行的中值及最小值。最后,比较3个最大值中的最小值Min_of_Max,3个中值中的中值Med_of_Med,3个最小值中的最大值Max_of_Min.得到的中间值即为滤波的最后结果Med_of_nine。具体过程表示如下:
Min_of_Max=min[Max1,Max2,Max3];
Med_of_Med=med[Med1,Med2,Med3];
Max_of_Min=max[Min1,Min2,Min3];
则最后滤波结果:
Med_of_nine=med[Min_of_Max,Med_of_Med,Max_of_Min];
利用这种排序法的中值滤波运算仅需17次比较,与传统算法相比。比较次数减少了近2倍,且该算法十分适用于在FPGA上做并行处理,大大提高了滤波的速度。
3中值滤波器硬件电路设计
关键要完成2个模块的设计,分别是:
3.1 3*3窗口模块
用硬件实现二维中值滤波,很重要的一点是能可靠地存储实时图像数据,并且使延时最短。为了满足实时性的要求,对图像进行全帧预处理,但这种全帧预处理并不是先将整帧图像数据完全保存在存储器中后再对全帧图像数据进行处理,而是存储n-1行图像数据后便开始处理,其中n为窗口大小。在本设计中,选用3*3窗口的中值滤波器,即n=3。这样设计的好处是,FPGA可以以串行流水方式实现该模块,节省了许多时间,为实时处理创造了有利条件。图1给出3*3窗口中值滤波硬件框图。
4 基于FPGA的处理结果
整个电路的设计使用Verilog HDL语言编写,以Altera公司的Stratix II EP2S60器件为硬件平台,在Quartus II 5.1的软件开发环境下实现320*256*16 bit灰度图像的中值滤波。该图像1场时间是20ms(其中场消隐时间约为6.35 ms),像素时钟是6 MHz,算法占用资源如表2所示。
5 结束语
本设计方案采用了一种改进的快速中值滤波算法,成功地在Altera公司的高性能Stratix II EP2S60上实现整个数字红外图像滤波,在保证实时性的同时,使得硬件体积大为缩减,大大降低了成本,具有很强的实用价值。如果再结合其他滤波预处理方法,则可以进一步提高其滤除噪声的能力,更好地改善图像质量。本设计方案只能运用于矩阵型3*3模板,对于其他类型的模板(如5*5模板、十字线型模板),需要重新进行系统设计。另外。在FPGA设计中,一定要严格控制时序,保证时钟有足够的建立时间和保持时间,并保证时序的严格同步,电路的延时应该尽可能小。