3．2 外部信号采集
    外部电路对CCD信号采集主要包括除噪和A／D转换，前者是为了在不损失图像细节的前提下尽可能消除噪声和干扰，以获取高质量的图像；后者则是为了完成对输出信号的数字化，以便进一步进行软件处理。
    传统CCD除噪和A/D转换是采用分立电路来完成对输出信号的数字化处理，对于高速采集系统而言，传统方法显然满足不了要求。为了简化电路设计、提高系统可靠性，这里采用单片集成的CCD模拟信号的预处理芯片AD9826来完成CDS及A／D转换。该芯片内部集成了CDS电路和16位20MHz A／D转换器。而AD9826输出只有8位，因此采用分时输出高8位和低8位的方法来实现16位数据的输出．方框图如图3所示。由于AD9826对输入信号幅值的要求可以达到4V，而未经处理的TCDl501D输出信号幅值为3 V左右，其中还有一个接近5 V的直流分量，需用一个差分放大器消除直流后，再放大才能接到AD9826的输入端，实现对CCD输出信号不失真的进行处理。AD9826的CDSCLK时序驱动脉冲由FPGA产生，串口的配置可通过单片机或DSP写入。

4 时序设计及波形仿真
    通过对TCDl50lD的驱动脉冲及时序关系的分析，下面将用ALTERA公司的Quartus II 7．2作为开发平台，对各路时序进行相关的设计及仿真。Quartus II 7．2开发系统是一种全集成化的可编程逻辑设计环境，它支持硬件描述语言(VHDL)、状态图及原理图3种输入方式，设计包括4个阶段：设计输入；设计实现；设计验证和器件编程。其原理输入方式简单直观，而硬件描述语言输入方式的优点是可移植性和可读性好，因而系统采用VHDL语言的输入方式。
4．1 TCDl501D时序设计及仿真
    系统所选的基准时钟为100 MHz，工作频率为10 MHz。依据TCDl501D驱动时序要求，采用硬件编程语言(VHDL)的输入方式，设计出各脉冲产生的程序。各项驱动脉冲均由基准时钟分频产生。其脉冲参数分别为：φl=φ2=5 MHz，占空比为1：1，波形为方波，φ1、φ2在并行转移时有一个大于SH高电平的宽脉冲，脉宽为2000 ns；复位脉冲RS=10MHz：占空比为3：2，波形为方波；SH在转移时的宽脉冲为1000 ns；箝位脉冲CP和采样保持脉冲SP分别为RS脉冲的延迟。正确编译后，最后通过波形仿真，得到TCDl501D驱动时序的仿真波形图，仿真结果如图4所示，其中FlB、F2B分别表示移位脉冲φ1、φ2，图中+2．011885 μs线表示相对于25．446 ns的基准线偏移量，可知F1B宽脉冲几乎为2 000 ns，能满足器件手册的要求。同理，可判定其他驱动脉冲也满足要求。