请查看下方白皮书的对策列表，获取更多Virtex-5 FPGA相关信息。

乘数器和DSP片

图13.乘数器功能

　　看起来简单的两数相乘运算在数字电路中实现起来是十分复杂的，也是极为消耗资源的。为提供相关参考，图14所示是一种使用组合逻辑电路实现4×4字节乘数器的示意图。

图14.两个4字节输入相乘的电路图

　　试想两个32字节的数字相乘要通过2000多步操作才能得到结果。因此，FPGA预设了乘数器电路，在数学和信号处理应用中保存对查找表和触发器使用。Virtex-II和Spartan-3 FPGA拥有18×18bit乘法器，所以两个32字节数字相乘的运算需要三个乘法器来实现。许多信号处理算法都包括连乘运算结果的功能，因此Virtex-5等高性能FPGA都预设被称为DSP片的乘数器累加电路.这些预设处理组件，也被称为DSP48片，包括25×18bit乘数器以及加法器电路，尽管您可单独使用乘数器功能。表5所示为不同FPGA系列DSP决策。

表5.不同FPGA的DSP源

块随机存取存储器（RAM）

　　选择FPGA时，记忆源是另一个需要考虑的关键因素。嵌入FPGA芯片中的用户自定义随机存取存储器（RAM），对储存数据设置或平行环路之间传送数值很有帮助。基于FPGA系列，您可在16或36kb组件中设置板载RAM，或者使用触发器以数组来执行数据设置；然而，对于FPGA逻辑源来说，大型数组很快就变得十分“奢侈”。由100个32字节元素数组可消耗Virtex-II 1000 FPGA中超过30％的触发器，或者占用少于1％的嵌入式块RAM。DSP算法通常需要追踪整个数据块或是复杂等式的系数，而在没有板载存储器情况下，许多处理功能在FPGA芯片的硬件逻辑电路中都不适用。图16所示为使用块RAM读写存储器的图形化功能。

 
图15.用于读写存储器的块RAM函数

　　同样，你也可以使用内存块，将一段完整周期存储为数值和索引的顺序表，为板载信号发生器存储周期性波形数据。输出信号的最终频率由检索数值的速度决定，这样您就可用此方法动态改变输出频率，而不需要输入波形中的急剧变化。
 

图16.用于先进先出缓冲器的块RAM功能

　　FPGA固有的并行执行要求逻辑电路独立元件可在不用时间脉冲下驱动。在不同运行速度下的逻辑电路之间传递数据是很棘手的。使用先进先出（FIFO）缓冲器时，板载存储器可用来是传输更加平稳。如图16所示，用户可以将FIFO缓冲器配置成不同大小以确保数据在FPGA芯片的非同步部件间不会丢失。表6所示为嵌入不同FPGA系列的用户可设置快RAM。

 
表6.不同FPGA的记忆源

总结

　　随着高端技术的发展以及新概念的深入概括，FPGA技术地采用将不断增加。然而探究FPGA其中奥秘，感叹这硅片中在方框图间汇编出的变化，也是十分重要的。在发展阶段，如果您懂得如何利用和优化资源，比较和选择触发器、查找表、乘数器和块RAM等硬件指标是十分有帮助的。这些基本的功能块并不是包含所有资源的完整清单，而且这篇白皮书并没有包含对所有FPGA部件的讨论。用户可以通过下面的推荐资源，继续学习关于FPGA和数字硬件设计的知识。