2．2 基于FPGA局部动态可重构技术主要特征及典型原理
    FPGA局部动态可重构技术的特征就是将整体按功能或按时序分解为不同的组合，并根据实际需要，分时对芯片进行局部动态重构，以较少的硬件资源实现较大的时序系统整体功能。图3给出一种典型的FPGA局部动态可重构。由图3可以看出，在外部逻辑的控制下，可以实时动态地对芯片逻辑实现局部重构。通过控制布局、布线的资源，实现系统的动态重构。

2．3 FPGA实现局部动态可重构的结构要求
    要使FPGA有效地实现实时系统动态重构，FPGA在结构上必须满足以下要求：
    (1)不仅具有可重新编程能力，同时可动态进行系统资源地重新配置，而不会破坏器件中全局或局部逻辑操作能力。很多传统的FPGA把配置数据存放在外部的串行EPROM中。这种方式有3个缺点：重构之前整个FPGA必须停止工作；只是对整个FPGA进行重构；重构时FPGA中以前的内部状态无法保存。新的能够实现动态可重构的FPGA不需要在重构之前触发复位信号，而是将FPGA芯片中的一局部逻辑电路的时钟关闭，然后重新配置逻辑电路，最后恢复时钟信号。
    (2)FPGA内部配置信息对称，记载任何时刻，任何通用的基本逻辑功能可以配置于器件的任何一个位置，运用简单模型组合去实现设汁中的复杂功能。

3 基于FPGA的可重构演示系统的设计与实现
3．1 演示验证系统的硬件组成及各部分功能
    (1)演示验证系统的硬件组成，如图4所示。ARM处理器片内具有256 KB的片上SRAM存储器、2 MB容量FLAsH存储器。主要是对sPARTEN－3AN系列的FPGA进行控制，控制其调取FLASH存储器中的重构方案；FLAsH存储器的并行数据通过ARM转换成串行；ARM中自带的FLAsH存储器用来存放程序；

    (2)SPARTEN3AN系列的FPGA，是基于非易失性存储的FPGA，主要作为PCI总线和ARM处理器之间的双端口；放置Spw IP核、UART IP核、1553 IP核；模拟JTAG口；
    (3)两个XCVSX55的FPGA专用JTAG，进行配置文件的下载。Xilinx FPGA基于SRAM技术，因此是易失性的。如果关掉器件的电源，其配置就会丢失。在生产型环境中，FPGA通常使用外部存储器件(如PROM)防止停电时丢失配置数据；
    (4)FLASH存储器容量为16 M×32 b，用于处理器的上电引导和存放多个用于模块级FPGA重构方案；
    (5)两个PROM-XCF32P。Virtex4系列XC4-VSX55FPGA，其配置PROM为XCF32P，32 Mb存储容量。利用XCF32P的设计修订(Design．Revisiorling)功能将FPGA多种配置存储为不同的修订版本，从而简化FPGA配置更改。上电时，由配置PROM的内部逻辑对设计修订版本选择输入(引脚或控制位)进行采样；
    (6)两组测试线，每组4根，cl_Test[3．．O]和C2-Testl[3．．O]分别测试两个XCVSX55系列FPGA的重构和反馈重构结果；
    (7)两通道的PROM控制信号线，C1(C2)_PROG，C1(C2)_DIN，C1(C2)_DONE，C1(C2)_INT，C1(C2)_CCLK用于实现两个XCVSX55系列FPGA的PROM方式的下载。由于JTAG(边界扫描)链在其中一个部件发生故障时会影响整个JTAG链的正常功能，因此多使用：PROM的下载方式备用；
    (8)一路RS-232驱动接收器，实现和外部通信的接口；
    (9)PCI总线，通过该总线实现计算机与外界交互的外部接口。
3．2 演示验证系统的工作原理
3．2．1 上电复位
    在上电复位时，要确保ARM和FPGA同步复位。Xilinx公司的FPGA上电时需要200 ms左右的配置时间，在此期间I／O引脚处于三态状态，因此对关键的输入／输出信号(如IRQx，NWAIT，2．56兆输出数据及输出时钟)有必要采取的上下拉，以确保ARM及外围接口信号处于正常的状态，避免信号冲突。
3．2．2 初始化
    主要的初始化工作有2部分，分别由ARM和FPGA完成。
    (1)ARM执行的初始化工作。包括监控程序自举→监控程序执行ARM内部寄存器初始化→硬件自检→加载标志检测→(软件更新加载)→FPGA参数设定→用户软件加载及完整性正确性校验→控制权叫用户软件→用户软件初始化→用户软件运行。