PLL模块在该设计结构中尤为重要。在此采用ADF4113锁相环芯片。ADI公司研制的数字锁相频率合成器ADF4113，最高工作频率可达4 GHz，主要应用于无线射频领域，用以构成数字锁相环，锁定某一频率。该电路内部资源主要包括可编程的模分频器：8／9，16／17，3z／33，64／65；可编程的14位参考频率分频器；可编程的射频信号分频器；3线串行总线接口；模拟和数字的锁定状态检测功能。该芯片的最高鉴相频率达到55 MHz，芯片的底噪为-171 dBc／

2 电路分析与仿真
    为了分析和评估提出的频率综合器性能，采用ADISimPLL软件对该方案的相位噪声模拟仿真。仿真结果如图4，图5所示。这里给出频率为810 MHz，环路带宽为120 kHz的相位噪声仿真图形以及锁定时间图形，从图中可以看出，该方案满足了设计目标的要求。

3 实验及测量结果
    为了检验文中给出的频率综合器性能，使用Agi-lent E4401B对扫频源的相位噪声、杂散进行测量，测量结果如图6～图8所示。594~999 MHz包含了很多频点，测试时选择了一系列较有代表性的点进行测量，限于篇幅，这里给出810 MHz频点相位噪声和杂散的测量结果。由图可见，相噪为-92 dBc／

4 结语
    介绍了一种采用DDS激励PLL的频率合成器，有效地克服了宽带系统中DDS输出频率较低和PLL频率分辨率低的缺点。取长补短实现频率合成，实现了单一技术难以达到的效果。