加/脱密模块实现方案

对于分组密码芯片加/脱密模块的实现，有迭代结构、轮展开结构和并行流水线结构等方法。迭代结构需要n(n为加/脱密轮数)个时钟周期完成一个分组的加/ 脱密操作。这种结构占用面积最小，速度较慢。而轮展开结构能够有效提高加/脱密速率，却需要大量占用存储单元和布线资源，因而面积最大。在设计芯片时，我们需要采用一种速度和面积的有效折衷方案，使得在满足速率要求的前提下尽可能减少资源占用。并行流水线结构就是这样一种方案。

流水线技术其实质就是在适当的地方加入寄存器，将前面的运算结果或输入数据暂存，并在下一个时钟到来时将寄存值作为后一级运算的输入。

流水线处理如同生产装配线那样，将操作执行工作量分成若干个时间上均衡的操作段，从流水线的起点连续地输入，流水线的各操作段以重叠方式执行。这使得操作执行速度只与流水线输入的速度有关，而与处理所需的时间无关。AES分组密码在非反馈模式下，后续块的加密与前块的加密结果无关，即所有块的加密可并发执行，因而采用流水结构能显著提高性能。

流水线的引入可以采用轮内流水线结构或者轮间流水线结构来实现。轮内流水线结构把在一个时钟周期内欲完成的运算划分为若干子运算(模加运算、查表和各级移位相加运算)，采用寄存输出模式，这种方式既可缩短延时路径，提高时钟频率，又可使各子运算同时进行。这样一来虽然速度有可能提高，但是增加了控制的复杂度同时占用大量的存储单元，这对于FPGA实现来说将是很大的负担，所以本设计采用轮间流水线结构来实现。图2为轮内流水线结构和轮间流水线结构对比。以 10轮运算为例，可以按轮数(3、3、3、1)拆分为4个流水段，即：第1-3轮为第1段，第4-6轮为第2段，第7-9轮为第3段，第10轮为第4段。为了使各流水段的时间片均衡，在第4段内部需要加入锁存器使输出与前3段匹配。用VHDL语言描述实现这个流水线式电路的代码如下：

Proc1：process(Data_in)begin
A<=Round1(Data_in)；
Endprocess；
R1：processbegin
waituntilCLK'EventandCLK=‘1’；
A_REG<=A；
Endprocess；
Proc2：process(A_REG)begin
B<=Round2(A_REG)；
Endprocess；
R2：processbegin
waituntilCLK'EventandCLK=‘1’；
B_REG<=B；
Endprocess；
Proc3：process(B_REG)begin
C<=Round3(B_REG)；
Endprocess；
R3：processbegin
waituntilCLK'EventandCLK=‘1’；
C_REG<=C；
Endprocess；
Proc4：process(C_REG)begin
D<=FinalRound(C_REG)；
Data_out<=D；
Endprocess；

图2 轮内流水线结构和轮间流水线结构对比