在扩频通信中，数字下变频（DDC）是一种很重要的技术，它包括数字混频器、数控振荡器以及数字滤波器三部分。而传统的DDC大多采用专用芯片，虽然其外围电路简单、功能实现容易控制，但其大部分功能已经固化，存在兼容性较差、产品开发灵活性低、后续升级困难等缺陷。本文利用FPGA运算快速、易于升级等优点，在简化算法的基础上，用最短的时间进行混频滤波得到两路相交信号。用Verilog语言对整个下变频进行行为描述建模，并给出相应的仿真综合结果。
1 正交下变频方案理论分析
　　因为DDC的数据流是采样信号的速率，DSP处理芯片很难完成高频实时处理任务，而且FPGA中通常有大容量ROM资源，满足查找表所需ROM资源，所以更适合用FPGA实现数字正交下变频。数字正交下变频是借助数控振荡器NCO通过查找表的方式产生本地正交载波信号，与输入信号进行正交混频，经过低通滤波得到I—Q基带信号。图 1为其方案框图。

　　接收机收到的高频信号表达式为：
　 　

式中，为接收信号的幅值，d(t)为数据信息的波形， c(t)为伪码波形，fc=891 MHz，fd=18.176 MHz为信号频偏，n(t)为高斯白噪声。根据带通采样定理，引入单位冲激函数δ(t)构成冲激函数P(t)：
  
　　输入信号为x(t)，其傅里叶变换为x(ω)，则用fS抽样后得到抽样信号可表示为：
      

　　由傅里叶变换性质得到XS(ω)，可表示为：
　　　　

　　由式(5)可知，A/D采样使信号频谱发生了周期延拓。中心频率fC=891 MHz（如图2）经带通欠采样后将信号频谱搬移至fO=18.533 MHz。fO是fC除以fS后的余数。这样A/D采样实现了一个下变频功能。