DSP在每个电流环周期发送一个有效的"begin"信号，20μs之后，码盘信号接收模块将接收到的数据存入FPGA内部双口RAM的A口中，并按顺序排列成16位数据的形式，然后向DSP发送end信号，表示一次通信结束，DSP接收到中断之后从FPGA的双口RAM的B口中读取数据，完成一次通信， DSP的连接如图3所示。

    在本接口的研发过程中，对FPGA的开发采用Altera公司的Quartus II 5.1集成环境，硬件描述语言为VHDL语言。图4为主程序流程图。

图5为码盘与FPGA之间的通信波形，从位置信号可以看出该接口工作正常。

3 结束语     本文设计了一种基于FPGA的绝对式码盘智能接口，用以进行绝对式编码器和伺服驱动器DSP处理器之间的通信。并且具CRC校验等纠错功能。该接口基本可以替代价格昂贵的专用接口芯片，降低产品的成本，促进伺服电机驱动器的国产化进程。