首 页文档资料下载资料维修视频包年699元
请登录  |  免费注册
当前位置:精通维修下载 > 文档资料 > 家电技术 > 单元电路介绍 > 其它电路
基于FPGA的PLL频率合成器设计
来源:本站整理  作者:佚名  2009-09-14 12:44:36



  3.3 检测较高频的整数/半整数分频

  当N为更高的数值时,通过比较CD4046的输入输出波形,很难直接看出来。这时输入仍采用1kHz的频率值,这时直接看输出的频率值。N=100、500、999、999.5时的波形分别如图7(a)、(b)、(c)、(d)所示。

  由图7(a)得:所测频率为1/(10×10-6)Hz=100 kHz

  由图7(b)得:所测频率为2/(10×10-6)Hz=500 kHz

  由图7(c)得:所测频率约为1/(10×10-6)Hz=1 MHz

  由图7(d)得:所测频率约为1/(10×10-6)Hz=1 MHz

  可见,这时实测值与理论上预见的结果也是一致的。

  3.4 误差分析

  较低频时的波形之所以占空比不是标准的50%,是由于CD4046输出频率经过FPGA分频模块之后产生的反馈信号只是一个脉冲信号,这个脉冲信号要与出入CD4046的1kHz的标准信号进行相位比较,而标准信号的占空比是50%,这就造成了相位比较之后产生的信号波形占空比不是50%,而本系统测试时所采用的是模拟示波器,对较低频占空比非50%的显示不是很好,这很有可能是由于波形不是非常标准的主要原因。

  在测试完成之后,又用数字示波器来专门检测CD4046的输出频率,结果与理论计算几乎吻合。

  本系统结合FPGA技术、锁相环技术、频率合成技术,设计出了一个整数/半整数频率合成器,输出范围为1 kHz~999.5 kHz,步进频率可达到0.5 kHz;与以前的实验装置相比,系统在性能指标、直观性等方面都有所提高,它不仅可以用于教学实验,还可以用作频率源、频率计。


上一页  [1] [2] [3]  下一页

关键词:

文章评论评论内容只代表网友观点,与本站立场无关!

   评论摘要(共 0 条,得分 0 分,平均 0 分)

推荐阅读

图文阅读

热门阅读

Copyright © 2007-2017 down.gzweix.Com. All Rights Reserved .
页面执行时间:44,843.75000 毫秒