2 软件设计和编写

　　2.1 主控电路CPLD芯片设计与调试

　　主控电路的功能是读取双口RAM中的数据并通过译码逻辑电路将数据显示在LED点阵显示屏的特定位置上。因为只用到单片机的一部分功能，所以使用CPLD芯片将MCU中的总线读控制器及其外围译码逻辑电路集成在一起。如若采用传统方案，就必须采用多片芯片；而使用CPLD后，只用一片芯片就可以实现所要的功能。总线读控制器是产生时序的电路，需根据存储器的读时序进行设计，只有保证正确的时序才能读出数据。双口RAM的读写时序和普通RAM的读写时序基本相同，如图5所示。在片选信号从高变低之前必须输出地址信号给双口RAM，然后再用读信号去控制

　　复杂的时序电路用硬件描述语言描述，一般是用有限状态机来描述。

     有限状态机是时序电路通用模型，任何时序电路都可以表示成有限状态机。从本质上讲，有限状态机是由寄存器与组合逻辑构成的时序电路，各个状态之间的转移总是在时钟的触发下进行的。针对图5所示的读时序，可列出如图6所示的各种状态的转换图。用Verilog HDL语言描述时可用带有always语句的case语句建模，状态信息存储在寄存器中，case语句的多个分支包含每个状态的行为。在这里将读时序分为S0、S1、S2、S3四个状态，其工作方式如下：

　　步骤S0 在RAM的片选CE使能之前输出地址；

　　步骤S1 选中RAM，输出读信号；

　　步骤S2 行计数器输出，读出RAM的数据并反相输出；

　　步骤S3 片选禁止，读禁止，地址计数器加1。