3．1 串行实现结构
    对于串行分布式算法结构滤波器，LUT输出值与寄存器值左移1位(乘以21)后的数值相加，并将相加后的结果存入寄存器。首先计算高位(b=0)，再计算低位，所以寄存器的值要先左移1位再相加，从而减少资源消耗。当b=0时，做减法运算；当b>0时，做加法运算。经过1次减法和B-1次加法，在B次查询循环后完成计算，实现框图如图7所示。

3．2 位并行实现结构
    另一个DA结构的改进即并行算法是以增加额外的LUT、寄存器和加法器为代价提高速度的。并行算法是速度最优的高阶分布式算法，实现框图如图8所示。

3．3 滤波器实现框图
    本设计的48阶根升余弦滤波器的设计框图如图9所示。

    根据文献[10]，利用VHDL语言，输入数据位宽限定为8 b，FIR滤波器的系数是常数，存在ROM中，工作频率为78．643 2 MHz。

4 结果分析
    本文实现选用的FPGA是Altera的StratixⅡEP2S60F1040C4，在QuartusⅡ7．2平台上进行仿真。输入数据位宽限定为8 b，整个处理过程没有截位，因此该滤波器的频率响应与其他形式实现的滤波器频率响应是一样的。区别集中在以下三点：
    (1)节省资源开销
    通过仿真综合后，得到根升余弦滤波器的三种实现方式的资源消耗情况。根据文献[9]，把1个DSPblock 9 b折合成82个ALUTs和82个寄存器计算，得到表2。

    可见，传统的实现结构占用资源量大，而基于并行DA算法的实现结构所占用的ALUTs只是前者的27．6％，寄存器只是它的35．7％，只是Memory bits大幅增加，不过相对来说，FPGA中Memory资源很丰富，可以不考虑。
    本文所采用的并行DA算法实现结构与QuartusⅡ自带的基于DA算法的FIR滤波器IP core相比各有优势，虽然Memory bits比较多，但是关键性指标ALUTs和寄存器有大幅减少，约为IP core实现的60％左右。可见，本文设计实现的滤波器在资源开销方面有较明显的优势。
    (2)提高计算速度
    DA算法的计算速度与系统阶数无关，只与输入位宽有关，处理时钟／输入位宽即是系统的工作速度，这种工作速度与阶数无关的性质非常适合大规模乘积和的计算，在阶数很高的滤波器中运算优势明显。对于位宽较大的输入，可以将其拆分，让电路并行工作成倍地提高处理速度，但速度的提高是以电路规模的同倍数扩大为代价的，在实际工作中需要仔细斟酌，寻找一个速度与资源的平衡点。
    (3)提高系统工作频率
    对本设计而言，系统对速度的要求比较高，该FIR滤波器的工作频率为64×1．228 8 MHz。对该传统结构的滤波器设计进行时序分析显示，clock时钟的时序逻辑所需的最小时钟周期为5．902 ns，信号的最大时钟频率为169．4 MHz。对基于并行DA算法的根升余弦成形滤波器设计进行时序分析显示，clock时钟的时序逻辑所需的最小时钟周期为3．823 ns，信号的最大时钟频率为261．57 MHz。同样基于并行DA算法的IPcore FIR滤波器相应的指标为292．74 MHz，3．416 ns。可以看出，相比IP core还有差距，但与传统结构相比，有很大提高。

5 结 语
    从结果分析中的几点可以看出，一方面并行DA算法性价比高于传统算法；另一方面由于对滤波器引入多相结构，使得大部分电路工作在较低频率下，减少了计算量，而且还降低了系统功耗，因此基于多速率处理技术和并行DA算法实现的根升余弦滤波器比以往的设计具有明显优势，尤其是在减少逻辑资源开销方面，非常适合逻辑资源受限的应用设计中。