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3．2 FPGA各个模块的基本功能
3．2．1 时钟产生模块
时钟产生模块利用系统基准信号为整个系统提供时钟信号，保证系统的同步运行，具体如下：为ADC提供采样信号；为DSP提供时钟信号；为信号处理模块提供时钟信号；为时间解码模块提供时钟信号；为通信控制模块提供时钟信号。其中，后3类时钟信号为FPGA内部信号，无需输出。
3．2．2 时间解码模块
时间解码模块利用时间码信号和时钟产生模块送来的时钟信号为整个系统提供时间信息和时基信号，保证系统在时间上的同步运行，具体如下：接收时间码信号，解码得到时间信息；产生与时间码信号对准的时基信号。
3．2．3 信号处理模块
信号处理模块接收ADC数据，完成信号处理，包括以下内容：信号的下变频处理；信号的滤波抽取处理。
3．2．4 通信控制模块
通信控制模块其外部完成与DSP单元、外部设备的通信；其内部完成与时钟产生模块、时间解码模块、信号处理模块的通信。
3．3 FP6A各个模块设计原理及解决方法
3．3．1 各模块组成
(1)时钟产生模块。时钟信号的产生利用PLL和分频器，对基准信号进行处理得到，设计时应注意ADC采样信号同相，同时保证信号处理模块时钟信号和FPGA接收的ADC数据相差要求的固定值。
(2)时间解码模块。时间解码模块由编码器、解码器和分频链组成，时间码解码器的主要作用是译码得到秒信号和时间信息，分频链路的主要作用是产生与译码秒同步的分频信号。
(3)信号处理模块。信号处理模块由A、B两个通道组成，两个通道结构相同，分别处理两个点频的中频信号；每个通道又由和信号和差信号两个子通道组成，两个子通道都是数字下变频器(DDC)，其结构相同，分别处理和／差两路信号。原理框图如图4所示。
对于每个通道而言，和信号的处理结果分为一次抽取结果和二次抽取结果(每个结果又包含同相和正交两路)，分别用于信号频谱识别和环路跟踪；差信号的处理结果为二次抽取结果，同相和正交两路信号分别对应于方位和俯仰角误差信号。
子通道实质上是一个数字接收信号处理器，原理图如图5所示。其基本功能是数字下变频和数据降速率处理，它由数控振荡器、数字下变频器和两级积分梳状抽取滤波器组成。信号进入后，首先进行下变频，得到正交的两路基带信号I和Q，然后分别对这两路信号进行滤波和抽取，降低数据速率，以满足后续处理的要求。
信号处理模块一共有4个子通道，共形成8个数据准备好信号，但考虑到各个子通道由同一个时钟信号同步，并且在复位信号(ACLR)过后开始工作，因此选择通道A的和信号子通道一次和二次抽取数据准备好信号作为整个信号处理模块数据准备好信号。
