EPCS芯片的内部结构框图如图1所示，EPCS配置器件与所配置的FPGA器件的连接引脚有时钟输入管脚DCLK。可为串行数据的传送提供时钟，一般由FPGA发送；其次是串行数据输出管脚DATA，用于向FPGA传送配置数据；第三是主动串行数据输入管脚ASDI，负责接收来自FPGA的不同字符串以实现对EPCS的读写控制；另外，还有片选信号nCS。

    上位机通过下载线用Quartus软件工具对EPCS配置芯片进行配置程序的烧写操作，其配置文件必须为pof文件格式。在所设计的系统文件编译完成后，Quartus软件就可以生成烧写所需的pof格式文件。
2．3 可重构系统设计
    本设计主要是通过DSP的串口向CPLD器件发送控制命令以及要进行配置的数据包，CPLD解析命令后再执行相应的操作，以完成EPCS配置芯片所需的下载时序及配置数据。当EPCS配置芯片的数据下载完成后，再进行FPGA从配置芯片下载新的系统配置程序过程。一般情况下，在系统上电后，FPGA都要马上从EPCS配置芯片中下载配置文件。在对EPCS配置芯片进行控制时，首先要让FPGA释放对EPCS配置芯片的控制，而且，在对EPCS配置芯片写数据的操作完成后，又要将控制权交与FPGA，以便FPGA能够下载最后一次完成的配置程序。本系统的可重构原理图如图2所示。

    FPGA可重构系统中，DSP通过一个串口与CPLD进行通信，串口由数据信号线BDX、帧信号线BFSX以及时钟信号线BCLKX组成，所有的控制命令和程序数据都是通过这三条信号来传送的。FPGA器件的CONF_DONE信号线、nSTATUS信号线和nCONFIG信号线均需要用大小为10kΩ的电阻上拉，而nCE信号线则需用10kΩ的下拉电阻。CPLD器件通过nCONFIG信号线和nCE信号线对EPCS配置芯片的控制权进行控制或释放。当系统上电后，CPLD器件首先对EPCS配置芯片表现为释放状态，而FPGA则执行EPCS配置芯片的数据读取操作，即FPGA的配置过程是：FPGA通过nCSO管脚置EPCS配置芯片的nCS信号线为低电平，并通过ASDO管脚向EPCS发送控制命令和地址，然后在DCLK的上升沿，由配置芯片通过DATA0信号线将配置程序和数据发送到FPGA，在程序发送完毕以后，CONF_DONE由低电平变为高电平，随后进行FPGA初始化并进入工作状态。
    当需要进行系统重构时，可由上位机向DSP器件发送控制命令以进行系统的重构操作。系统重构的流程图如图3所示，整个过程包括以下几个步骤：

    (1)上位机发送重构命令后，由DSP通过串口向CPLD器件发送控制选通命令字符串，命令经CPLD器件解析后将nCONFIG信号线置为低电平，并将nCE信号线置为高电平，从而取得对EPCS配置器件的nCS、DCLK、ASDI、DATA管脚的掌控权。此时，FPGA可释放对EPCS的掌控权，但不读取EPCS的配置程序数据。