mstate_last：主设备读取最后一个页信息状态。该状态下frame_o_信号无效,irdy_o_信号有效,表示这是最后一个读取数据周期,数据传输和mstate_data状态一样,是在trdy_i_信号和irdy_o_信号同时有效时。当host主机要停止数据传输时, stop_i_有效,主设备释放总线并回到mstate_idle状态,准备开始申请下一次总线使用权,以进行数据传输。

mstate_last_p：主设备读取最后一个数据状态。这个状态同mstate_last一样,读取的是这次pci访问的最后一个数据。

下面是用verilog hdl描述的状态机的核心代码：

结束语

  本文介绍了在fpga上实现pci接口控制器的设计方案,通过实验板做主设备进行大量数据的高速传输。采用对主控host内存的直接读/写进行数据传输,用突发方式使用背靠背单数据传送,在时钟频率33mhz下,数据流量接近每秒33百万次传送,实验中数据传输效果很好,完全符合pci总线的要求, 这种设计提供了灵活的接口控制,为后续的视频解码ip核提供了良好的接口。