2 蝶形运算核的实现
2．1 基-16蝶形运算核
    如果直接将基-16蝶形运算公式转换到硬件中实现基-16运算核，其结构将十分复杂的。因此，采用易实现的频域抽选基-4算法来实现频域抽选基-16蝶形运算核。由基-4蝶行运算单元实现的基-16蝶行运算单元如图2所示。

    采用并行流水结构实现的基-16运算核，一个数据时钟可处理16个数据。而每次蝶形运算在一个数据时钟内只需要计算出一个结果，这将造成资源浪费。因此，采用级联结构实现的基-16蝶形运算核，用两个基-4蝶形运算核分别复用4次来实现每一级中的四个蝶行运算，中间用一个串行出入／输出的寄存器进行连接，其结构框图如图3所示。

2．2 基-4蝶形运算核
    基-4蝶形运算核的结构如图4所示，其中加减模块为两级流水结构，一次可以计算4个数据。蝶形运算的四个串行输入数据经串／并转换器转换为四路并行数据，进入加减运算单元。计算出的4个并行结果进入并／串转换器后，串行输入复数乘法器和旋转因子相乘然后输出结果。因为图1中最后一级的数据只需要进行加减运算不需要再乘以旋转因子，所以图1中的基-4蝶形运算核是没有复数乘法器的，数据从并／串转换器中直接输出给缓冲存储器。
2．3 复数乘法器
    虽然现在的高端产中已经集成了可以完成乘法的DSP资源，但也是有限的。因此高效复数乘法器的设计对该设计来讲仍然非常的重要。复数乘法的标准式如下：
    R+jI=(A+jB)×(C+jD)=(AC-BD)+j(AD+BC)
    式中：A，B分别为输人数据的实部和虚部，C和D分别为旋转因子的实部和虚部。按照这种标准表达式，执行一次复数乘法需要进行4次实数乘法，2次实数加法和2次实数减法。将上述公式重新整理为：R=(C-D)·B+C(A-B)，I=(C-D)A-C(A-B)优化后的复数乘法器需要进行3次实数乘法，2次实数加法和3次实数减法，相比传统结构多了一个减法器，少了一个乘法器。在FPGA中，加减法模块所占用的相对裸片面积要小于相同位数的乘法器模块。这样的优化还是很有价值的，在FFT吞吐量不变的情况下，可减少25％的乘法器使用量，在乘法器数量一定的情况下可高FFT吞吐量。