DDS输出信号的频率由式（1）给定：
　　Fout＝（X／Y）×Fclk（1）
　　例如，我们假定基准时钟为70 MHz，累加器为16位，则：
　　Y＝216＝65，536
　　Fclk＝70MHz
再假定X＝4096，则：
　　Fout＝4096／65536×70＝4．375MHz
　　可见，理论上通过设定DDS相位累加器位数频率控制字X和基准时钟Fclk的值，就可以产生任一频率的输出。而DDS的频率分辨率定义为：
　　Fres＝Fclk／Y（2）
　　由于基准时钟一般固定，因此相位累加器的位数就决定了频率分辨率。比如上面的例子中，相位累加器为16位，那么频率分辨率就可以认为是16位。位数越多，分辨率越高。
3　利用FPGA（ACEXEP1K50）设计DDS
　　（1）在用FPGA设计DDS电路的时候，相位累加器是决定DDS性能的一个关键部分，小的累加器可以利用ACEX器件的进位链得到快速、高效的电路结构。然而，由于进位链必须位于临近的LAB（逻辑阵列块）和LE（逻辑单元）内，因此，长的进位链势必会减少其它逻辑使用的布线资源，同时过长的进位链也会制约整个系统速度的提高。

　　另一种提高速度的办法就是采用流水线技术，即把在一个时钟内要完成的逻辑操作分成几步较小的操作，并插入几个时钟周期来提高系统的数据吞吐率。但是流水线技术比较适合开环结构（Open－Loop）的电路，要用在累加器这样的闭环反馈（Close－LoopFeedback）的电路中必须谨慎考虑，以保证设计的准确无误。
　　综合考虑后，这一部分决定采用进位链和流水线技术相结合的办法，这样既能保证较高的资源利用率，又能大幅提高系统的性能和速度。
　　（2）相位／幅度转换电路是DDS电路中另一个关键，设计中面临的主要问题就是资源的开销。电路通常采用ROM结构，相位累加器的输出是一种数字式锯齿波，通过取它的高若干位作为ROM的地址输入，经查表（LUT）和运算后，ROM就输出所需波形的量化数据。
　　ROM一般在FPGA（针对Altera公司的器件）中由EAB实现，且ROM表的尺寸随着地址位数或数据位数的增加呈指数递增关系，因此，在满足信号性能的前提条件下，如何减少资源的开销就是一个重要问题，实际设计时，我们充分利用了信号周期内的对称性和算术关系来减少EAB的开销。
　　（3）实际运用时，我们参照项目具体要求，设计了一个系统控制电路。