理想的解决办法是为器件的建立和保持提供一个最大的安全空余，可以通过转化平衡空余，为二者都提供相同的安全空余。为了平衡空余，我们为接收器件确定最低的有效数据窗口，在实际有效数据窗口的中心窗内可以给我们的存储器提供设计参数。

    利用接收器件最小的建立和保持时间，我们可以利用下面的公式确定最小的"安全"的有效数据窗口：

    最小创建时间+最低保持时间=最低有效数据窗口

    如图3所示，在存储器器件中可以看出，实际结果是在有效数据窗口中间。为了确保获取数据，总线必须在接收器最小的有效数据窗口外的"安全"区域内进行转换。根据时钟与数据的关系，信号设计在任一区域内，在获取数据时，我们确保尽可能多的安全空余。

图3：平衡实际有效数据窗口中的最小有效数据窗口

    实现适当的时钟偏移

    源同步时钟的相位偏移将有效地改变存储控制器接收寄存器的最小有效数据窗口，因此将形成平衡有效数据窗口。时钟偏移调整是FPGA装置中PLL器件的一个组成部分。要确定偏移的值，我们必须考虑到影响信号的布线延迟和任何外部延迟。

    首先，我们使用TimingDesigner软件通过存储器数据表为QDR SRAM创造一个图表(图4)。我们利用此图确定存储器与有效数据窗口中的时钟和数据信号时序的关系。目的是精确定义存储器的信号关系，并在PCB到FPGA的设计中传递这种关系。

图4：QDR存储器读取时序图-MT54W1MH18J

    从图4可以看出在FPGA的管脚上，PCB传播延迟与时钟(CQ_FPGA)和数据(Q_FPGA)信号间的关系。在TimingDesigner软件的动态链接参数表中使用单独的变量可以轻松地获得PCB板的延时及延迟值对相关的信号的影响。现在，我们可以在适当的FPGA装置中，为获取时钟而得到内部布线延迟和确定正确的相位偏移。

四、FPGA设计要素

    大多数的FPGA利用约束驱动进行布局和布线。时序约束为关键信号提供时序信息。 TimingDesigner软件提供独特的时序参考图如测量和计算变量结果，从行内文字到文件都支持厂商特定的约束语法。例如，在一个FPGA约束布线中，对符合其动态文字窗口的语法要求中，可以通过时序图中为特定信号计算延迟误差。然后，我们可以将这些语法通过一个文本文件导入到FPGA的开发系统中，或者我们可以直接将数值复制到FPGA的约束编辑器中。