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基于CPLD的多次重触发存储测试系统设计
来源:本站整理  作者:佚名  2010-04-09 11:28:42




3.2 CPLD总体控制电路仿真及分析
    图3为CPLD总体控制电路仿真图。图3中触发信号m_tri产生3次,由nopen信号看出存储器选通3次,由存储器地址信号m_addr的变化可看出存储器记录每个触发信号8 KB,并不断更新FIFO的数据。第1个触发信号m_tri到来后,nopen信号变为低电平即选通存储器。这时产生存储器的推地址信号和写信号m_dz信号,并且在下降沿时将推地址给存储器,存储器在低电平期间进行写操作。触发信号m_tri到来后计满8 KB,nopen信号产生高电平不选通存储器,且存储器的推地址信号和写信号m_dz变为高电平。

 


4 实验验证
    通过实验验证该测试系统功能。实验中给测试系统加载8次触发信号,连续采集8次。由于该系统设计最多可以采样64次,如果重触发信号次数未达到64次,需手动给测试仪一个强制读数信号使得仪器采样结束。多次重触发信号8次有效后,手动强制读数信号使得仪器结束采样,通过上位机软件判断采集到的波形幅值和手动调节的幅值是否对应。若对应,表明系统采样正常。
    实验步骤:测试仪接通电源,此时测试仪采样状态指示灯的红灯亮,和计算机接上编程读数线,打开编程界面,设置多次重触发的采样频率,其他选项均采用默认设置,编程完成后,拔掉编程读数线,测试仪上电(ON=0),红灯开始闪烁,将电荷校准仪的输出接到测试仪面板上的通道端,设置电荷校准仪的输出波形为正弦波,电荷量为2 000 PC,输出信号,给系统一个触发信号(M_TRI=1),红灯闪烁一段时间后停止闪烁,表明系统第一次采样完成,这时调节电荷校准仪的输出电荷量为4 000 PC。再给系统一个触发信号,重复前面过程,每次采样完成后改变电荷量,直到绿灯亮,和计算机连上编程读数线,通过上位机软件读取数据,待数据读取完毕,测试仪掉电(OFF=0),断开测试仪电源。图4为多次重触发波形。对图4中的数据进行转换和处理得到实测的电荷量值如表1所示,从表1看出,采集到的波形幅值与调节的顺序一致,系统设计符合要求。

 

5 结论
    本文设计的基于CPLD的多次重触发存储测试系统性能较稳定,测量精度较高,能在高冲击等恶劣环境下正常工作,并且满足系统的低功耗、微型化要求,实现不失真采样存储信号。此系统能够实时记录多次重触发信号,每次信号的记录均有负延迟,读取数据时,无需程序调整,即可准确复现记录波形,因此存储测试技术在多个瞬态信号的测量中具有广阔前景。

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