受无线和高功效器件的普及以及提供“绿色”电子系统的需求驱动，设计师越来越多地采用低功率设计来应对越来越艰巨的功能性功耗挑战。直到最近，管理制造测试过程中的功率问题已经成为第二大备受业界关注的要求。但随着器件物理尺寸的不断缩小和电压门限的不断降低，越来越多的人认识到测试过程中过大的功耗会影响数字IC的可靠性，并导致电源引起的故障、过早失效，以及最终测试时发生错误问题。这些现象的发生要求制造测试采用特殊的电源管理和低功率设计技术。

功能模式与测试模式比较

多份研究表明，深亚微米器件的测试模式功耗要比功能模式高好几倍。虽然典型测试模式功耗极限通常是功能性功耗的2倍左右，但由于多种原因实际功耗要大得多。

例如，为了降低测试仪成本，有时会对多个模块同时进行测试，但在功能性操作中，许多个模块同时工作的可能性并不大。扫描期间逻辑电路中的开关以及扫描/捕获期间的高开关速率也会产生较高的功耗。同样，转换测试波形中的快速捕获脉冲会导致有害的峰值电源脉冲，从而出现IR压降问题。另外，增加扫描转移循环的频率以缩短测试时间也会在测试仪上造成过高功耗。

测试功耗值不同于功能性功耗的其它原因还包括针对最坏情况下功能性功耗的现场测试要求，老化测试以及器件的高电压测试。所有这些操作都会导致电压和温度的上升，从而对测试结果和器件的低功率电路造成潜在的负面影响。

在任何降低测试功耗的方法中，测试覆盖率影响必须要小，并且对自动测试波形生成(ATPG)工具和流程的影响要降低到最小程度。同样，也不应显著影响测试数据量和测试时间。另外，测试模式功耗降低得太多也可能导致电路受到的应力不够而影响测试质量，因此这种情况应避免。最后，采用的策略必须不影响物理设计因素，如面积、功率和功能时序，并且不影响开发进度。

DFT技术：Q输出选通和扫描划分

Q输出选通和低功率扫描划分(Scan Partitioning)就是两种常见的电源管理技术。在Q输出选通技术中，选通逻辑被智能地插在关键扫描触发器的Q输出端，以便尽量减少扫描转移期间组合电路中的开关活动。选通逻辑是由测试信号控制的，在捕捉周期和正常功能模式时不被激活。在扫描转移操作期间，Q输出选通可以减少通过扫描触发器传播到组合逻辑的开关活动。重要的是只选通对扫描模式功耗降低有很大影响、但对设计中关键时序路径影响很小的寄存器。

扫描划分是另外一种管理测试功耗的可测性设计(DFT)技术。通过插入DFT逻辑，每条扫描链被分割成多个段，当测试数据从某个扫描段加载/卸载时，连接到所有其它段的时钟可以被关断以降低功耗。低功率扫描划分已经在一些商用设计中实现，如游戏系统中使用的CELL处理器。

降低测试功耗的另外一种相关DFT技术是数据选通，这种技术可以给目前不在进行测试的设计区域中的扫描链加载一个常数值。此时需要插入必要的测试点，以便给空闲链加载零值，从而减少开关活动，而工作链则加载来自测试仪来的数据。

DFT技术：禁止输出驱动器

输出驱动器在开关动作时的功耗通常要比内部逻辑大许多倍。尽量避免输出驱动器开关操作对管理平均功率、即时功率和IR压降来说非常重要。它的主要思路是在任何测试模式时钟脉冲期间将所有三态输出驱动器保持在被禁(高阻)状态。这种方法可应用到捕捉和扫描转移时钟。这种方法可以在信号被证实时通过使用一个或多个控制输入信号强迫驱动器到高阻来实现。在扫描转移期间除了激活的扫描输出引脚外的所有驱动器应被禁止。

芯片制造商经常开发包含上千个信号I/O引脚的芯片，而且大多数引脚可能是输出或双向引脚。在如此多三态输出引脚的情况下，要避免同时发生开关操作，即便没有时钟脉冲时。当大量驱动器被单个控制信号禁止时，这会导致太多的驱动器导通，并在电流要求和电压降方面产生对应的尖峰。可以使用一个以上的驱动器禁止控制信号来避免出现这种情况，也可以让控制信号通过错位时延运行。小心使用DFT插入和这种驱动器禁止控制信号的ATPG是所有低功率测试方法中的一个重要考虑因素。