单片机读数时，通过设置add[0..2]数据选择器的地址选通端，依次送出测频计数器中的19位数据，8位一组，从xcout[0..7]端口送出，单片机需分3次读完测频计数器中的19位数据，数据选通端设置为001，010，011；同理，单片机也需分3次读完测相计数器中的19位数据，数据选通端设置为100，101，110。
    
为了测试方便，设计了测试用分频器，该分频器系数可以在VHDL源程序中改动，如为1000，则将测试时用的标频信号10M进行1000分频，分频后频率为10KHz，正好处于20-20KHz范围内。

3 单片机程序



如图3所示，系统上电后，首先由单片机送出清零信号，启动CPLD中的测频测相计数器，CPLD进行测频测相的计数，单片机查询到right=1，则表明计数器完成计数工作，开始读取CPLD中的数据。否则，就等待。单片机通过控制CPLD中数据选择器的地址选通端add[0..7]，分别读取测频、测相计数器的19位数据，并进行相应的计算。计算中首先调用频率计算子程序，计算出相应的频率，然后再调用相位计算子程序，计算出相应的相位，再调用进制转换程序，将16进制的数转换成10进制，最后调用显示子程需，在8位数码管中显示出测量的频率、相位值。由于篇幅关系，此处不再详述具体程序和显示部分的设计。

4 结束语

由单片机晶振产生的6M信号，经过一个与非门整形为矩形脉冲，再经过CPLD7128的内部设计的分频器分频（分频系数为1000、2000、3000、4000），由该系统进行测频测相。AB二相的信号加上一个反相器，则从理论上讲，相位相差180度。实际测量结果为，频率分别是6000、3000、2000、1500Hz，相位为180度，与理论完全符合。利用DDS数字移相信号发生器产生不同频率和相位差的信号实测证实，该系统指标符合设计要求。
随着EDA（电子设计自动化）技术和微电子技术的进步，CPLD的时钟延迟可达到 级，结合其并行工作方式，在超高速、实时测控方面有非常广阔的应用前景；并且CPLD&FPGA具有高集成度、高可靠性，几乎可将整个设计系统下载于同一芯片中，实现所谓片上系统(SOPC)，从而大大缩小其体积，具有可编程型和实现方案容易改动的特点，有利于产品的研制和后期升级[7]。
CPLD7128大约有128个触发器，程序中AB两相计数器共用了19+19=38个，控制部分用了4个，还剩下了大约128-42=86个（其他模块还有少量的占用）。 CPLD7128的计数频率最高可175.4MHz，若提高标频信号的频率为175 MHz，同时增加计数器的长度，则测相精度从理论上讲可以达到0.04度。
采用CPLD配合单片机的设计方案，具有造价较低、速度高、精度高的优点，并且可以通过软件下载而达到仪器硬件升级的目的。