2 CPLD测频测相模块工作原理



图2  CPLD测频测相内部原理框图
     
如图2所示，利用VHDL语言设计了完成测频测相计数功能的数字芯片。整个芯片由测频计数器、测相计数器、控制部分、数据选择器和测试用分频器5个部分组成。
     
控制部分主要是利用状态机原理，设计了检测一个测频周期的控制电路。在clr信号为高时，启动测频测相计数器，此时，状态机处于计数工作状态；当A相第一个上升沿到来时，测频测相计数器同时启动，开始计数；当B相第一个上升沿到来时，控制部分控制测相计数器停止计数；当A相第二个上升沿到来时，控制部分控制测频计数器停止计数，同时送出计数完成信号right；此后测频测相计数器处于保持状态。