一个消除这些限制的解决办法是降除主卡上的PCIe基准时钟，并利用一个M-LVDS多点信号在背板之间进行分配，然后将其提高到目标卡所需的频率。尽管理论上非常简单，但实现PCIe抖动限制却很棘手(见图5，注意绿色信号线不起作用)。

这个解决方案可提供一个M-LVDS对，用来驱动或接收符合PCIe的基准时钟。如图5所示，在许多嵌入式系统中，根据应用的“与/或”插槽进行分配，每张卡都可作为主操作或端点操作。显然，如图5所示，只用于其中一种模式操作的卡将被简化。系统中的一张卡将作为主卡，利用其板上晶振生成满足PCIe限制的基准时钟。

这个时钟将利用内部时钟分配网络驱动所有板上PCIe器件。该时钟也将到达非PLL除法器电路，将100MHz或125MHz向下降除为25MHz的背板频率，然后将除降了的基准时钟驱动到系统的其余卡上。系统中其它所有的卡将禁用板上时钟发生器，形成基准时钟线迹的三态驱动器，并接收来自背板的基准时钟。随后，这将通过基于PLL的ZDB提高到板上所需和分配的基准时钟频率，并将划分了的基准时钟驱动到系统的其它卡上。系统其它所有的卡将失去对板上时钟发电器的使用，形成基准时钟线迹三态驱动器，并接收来自背板的基准时钟。这将通过基于PLL的ZDB提高到板上和分配所需的基准时钟频率。接收和提高来自背板的基准时钟的电路通常在主卡上，如果需要，可以用来生成所需的另一个基准时钟频率。为了实现PCIe所需的低抖动，IDT FemtoClock PLL技术可用于时钟合成器和ZDB。

这种设计的最主要难点在于，PLL虽然可以过滤掉频率高于PLL本身环路带宽的噪声信号，但在低于PLL环路带宽的低频部分，却增加了很多在调制频率附近的附加抖动。另外，由于PLL无法完全跟踪基准时钟输入的相位和频率变化，所以将引起跟踪偏移。像这种包含两个以上用于频率生成和转换的级联型PLL的背板PCIe方案必须谨慎对待，以尽量降低相位抖动和PLL跟踪偏移。

PCIe抖动的测量

在深入分析这个解决方案的性能之前，需要先讨论PCIe抖动性能的分析过程。PCIe抖动工作组关注的一个首要问题是确定一个恰当的基准时钟。为实现这个目的，需要考虑基准时钟的Tx和Rx PLL及相位插值器的过滤效果。同时，为避免对基准时钟规格不足，这些PLL的峰值效应也需要考虑。这一过程分为四个主要步骤：

1．确定每个周期累积的相位误差。串行数据传输不像并行数据传输那样关心时钟的Cycle-to-Cycle抖动和Period抖动，串行数据传输更关心累积相位误。因此，我们必须首先确定每个时钟周期的累积相位误差。

2．将离散傅立叶变换(Discrete Fourier Transform，简称DFT)用于累积相位误差数据，从而将时域的分析转变到频域进行分析。

3．将系统转移函数用于累积相位误差数据的DFT。

4．执行逆DFT，使过滤后的累积相位误差数据转回到时域内，这便是最终结果。

同时还要注意，通过设定系统转移函数s=jω，可以在复杂的频域实现PLL系统的过滤分析。该分析对连续系统很有用，但由于采用相位检测器和反馈除法器等数字元件，大多数现代PLL方案不是纯粹的模拟系统，因而z域数字分析会更精确。但是，PCI抖动工作组的初步研究表明，受s域分析影响的误差最小，因此s域分析可用于建模。然而，当基频低于PLL环路带宽10倍时，s域近似值会显著背离真值，所以系统设计师在选择PLL时必须时刻谨记这一点。

有关这一过程的更多信息和背景资料，请查阅IDT应用笔记《PCIe基准时钟要求》。

抖动测量技巧

测量方法不当很容易得到两倍以上于正确方法的抖动测量值。这里有一些技巧：

1．从被测器件到示波器都使用屏蔽同轴电缆，并在示波器的输入端做好恰当的匹配。

2．如果使用高阻抗探头，可使用低电容探头和接地夹，而非电线。

3．确保你使用了与样本量一致的最高采样率。

4．使示波器屏幕上的纵坐标最大，以便精确地测量电压。

5．使显示器、开关式电源和手机远离被测器件。可行时使用线性电源。

6．当执行差分测量时，确保两条电缆已经相互纠偏。