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关键词：FIFO；TMS320C6000；接口时序
在数字信号处理系统中，大多数高速模数转换器都不能直接与ＤＳＰ相连接。ＦＩＦＯ恰好架起了ＤＳＰ与ＡＤＣ之间的一座桥梁，因为它能缓存大量的数据块。同时由于ＤＳＰ访问外部存储器器件必须通过外部存储器接口?Ｅｘｔｅｒｎａｌ Ｍｅｍｏｒｙ Ｉｎｔｅｒｆａｃｅ?ＥＭＩＦ?? 而Ｃ６０００系列ＤＳＰ的ＥＭＩＦ具有很强的接口能力。它不仅具有很高的数据吞吐率（最高１２００ＭＢ／ｓ），而且可以与目前几乎所有类型的存储器直接接口。本文介绍了用ＦＩＦＯ 在ＤＳＰｓ和模拟前端（ＡＦＥｓ）之间进行数据缓存的实现方法。
１ AD9042高速模数转换器
ＡＤ９０４２是一款低功率１２ｂｉｔ的４１ＭＳＰＳ模数转换器。它的快速、高分辨率特点使其非常适合于视频、多媒体、图像处理、高速数据采集和通信等很多应用领域。图１为ＡＤ９０４２的采样时序图。由该图可以看出：ＡＤ９０４２不能与ＴＭＳ３２０Ｃ６２０５直接相连。
因为ＡＤＣ总是在进行数据输出，因此输出无高阻状态，而如果模数转换器直接与ＤＳＰ总线相连接，ＤＳＰ就不能使用其它外围设备了，而且ＤＳＰ必须在每个转换时钟周期读一次采样数据，这样，即使使用ＤＭＡ通道传输也是不可能实现的，因为其它外围设备也要使用总线。
虽然采样锁存可以解决数据总是输出的问题，但是，如果模数转换器运行在４１ＭＳＰＳ，那么，ＤＳＰ每２４ｎｓ就要读一次新采样。这将占去ＤＳＰ中的大部分Ｉ／Ｏ带宽，此时如果ＤＳＰ处于ｂｕｓｙ态，那么在２４ｎｓ内就不能读取下一次采样，这样将使数据丢失。
一个比较好的解决办法是使用ＦＩＦＯ作为输入缓冲，由ＡＤＣ把采样转换的值同步写进ＦＩＦＯ。每写入一块数据便向ＤＳＰ发出一信号，以提醒ＤＳＰ从ＦＩＦＯ中读取数据块。这样比单次读的效率要快很多。
２ CY7C4265-10AC同步FIFO
ＣＹ７Ｃ４２６５是高速低功耗ＣＭＯＳ时钟ＦＩＦＯ存储器。它是一款同步ＦＩＦＯ，意思是它的读写端口使用同步接口，每一个端口的时钟都是互相独立的，这些时钟可以同步，也可以异步。这使得ＦＩＦＯ的读写口能以不同的速度运行。传统的ＦＩＦＯ在进行数据传输时通常要求额外的控制逻辑，而新一代ＣＹ７Ｃ４２６５则可实现ＦＩＦＯ与ＤＳＰ之间的无缝连接。３ ＦＩＦＯ与ＥＭＩＦ的连接
Ｃ６０００系列ＤＳＰ的ＥＭＩＦ具有很强的接口能力，它可以连接不同类型的存储器，如异步ＳＲＡＭ?ＳＤＲＡＭ、ＳＢＳＲＡＭ等。
３．１ ＥＭＩＦ与ＦＩＦＯ的接口
ＣＹ７Ｃ４２６５ ＦＩＦＯｓ提供有与ＤＳＰ的无缝连接，这样的无缝连接要求ＦＩＦＯ作为一个输出缓冲器。而当ＦＩＦＯ作为输入缓冲器时，ＦＩＦＯ是ＥＭＩＦ的唯一异步设备。本设计恰好让ＦＩＦＯ作为输入缓冲器，且就此一个异步设备，因而避免了复杂的接口逻辑。
图２是ＥＭＩＦ与ＦＩＦＯ接口的具体硬件实现，ＦＩ-ＦＯ的半满标志ＨＦ作为ＤＳＰ的输入信号。ＨＦ用于告诉ＤＳＰ此时ＦＩＦＯ中的有效数据是可以读取的（而且容量是ＦＩＦＯ总大小的一半），以便ＤＳＰ产生一个中断来读取ＦＩＦＯ中的数据块。
３．２ ＤＳＰ读ＦＩＦＯ时序
在这个高速微弱信号数据采集卡的设计中，Ｃ６２０５的时钟频率为２００ＭＨｚ，且没有使用其它外部控制逻辑。图２中，ＥＭＩＦ异步接口提供的控制信号可以通过不同的组合（并非都需要）实现与不同类型器件的无缝接口。ＥＭＩＦ的ＣＥｘＣＴＬ寄存器负责设置异步读／写操作的接口时序，以满足对不同速度异步器件的存取要求。
Ｃ６０００异步接口时序具有很强的可编程性，每个读／写周期由三个阶段构成：建立时间（Ｓｅｔｕｐ）、触发时间（Ｓｔｒｏｂｅ）、保持时间（Ｈｏｌｄ）。其中建立时间是从存储器访问周期开始（片选?地址有效）到读／写选通有效之前的时间；触发时间是读／写选通信号从有效到无效之间的时间；保持时间则是从读／写无效到访问周期结束之间时间。
ＤＳＰ的ＡＲＥ信号作为ＦＩＦＯ的读时钟，ＦＩＦＯ在ＡＲＥ的上升沿在总线上输出数据，ＤＳＰ和ＦＩＦＯ的独立时序参数值。
根据ＤＳＰ的异步读时序，为了完成Ｃ６２０５的建立时间，第一个数据的读取必须满足下式：
Ｓｅｔｕｐ＋Ｓｔｒｏｂｅ ≥ｔｄ?ＣＫ－ＡＯＥＶ?ｍａｘ＋ｔＯＥｍａｘ＋ｔＳＵ?ＥＤＶ－ＣＫ?ｍｉｎ
根据上式，在最差情况下，建立和触发时间必须大于１５ｎｓ（４ｎｓ＋７ｎｓ＋４ｎｓ）。当ＤＳＰ的时钟频率为２００ＭＨｚ时，一个时钟周期应该是５ｎｓ。此时如果Ｓｅｔｕｐ和Ｓｔｒｏｂｅ的值都取１，则Ｓｅｔｕｐ＋ｓｔｒｏｂｅ为１０ｎｓ，故不能满足时序要求，因此Ｓｅｔｕｐ和Ｓｔｒｏｂｅ这两个可编程参数若一个取１，另外一个必须大于等于２。而实际上，Ｓｅｔｕｐ和Ｓｔｒｏｂｅ可以都取１，其原因是Ｃ６２０５不论是连续存取还是单次存取操作，在存取第一个数时，ＥＭＩＦ会自动将最小建立时间设置为２。
而对于以后数据的读取，ＯＥ总是有效。现在主要考虑的是ＦＩＦＯ的访问时间应满足下式：
Ｈｏｌｄ＋Ｓｅｔｕｐ＋Ｓｔｒｏｂｅ ≥ｔＡｍａｘ＋ｔＳＵ?ＥＤＶ－ＣＫ?ｍｉｎ
也就是说，一个完整的数据访问时间必须大于１２ｎｓ（８ｎｓ＋４ｎｓ），即Ｈｏｌｄ＋Ｓｅｔｕｐ＋Ｓｔｒｏｂｅ ≥３；要完成Ｃ６２０５的保持时间，必须满足下面两个公式：
ｔｄ?ＣＫ－ＡＲＥＶ?ｍｉｎ＋ｔＡｍｉｎ ≥ ｔｈ?ＣＫ－ＥＤＶ?ｍｉｎ
Ｈｏｌｄ ≥ｔｈ?ＣＫ－ＥＤＶ?ｍｉｎ－ｔｄ?ＣＫ－ＡＲＥＶ?ｍｉｎ－ｔＯＨＺｍｉｎ
当上边的式子满足条件时，－０．２＋２＞０．８。为了得到最小的Ｈｏｌｄ时间，此时Ｈｏｌｄ可以为０ｎｓ，也就是说，Ｈｏｌｄ可以被编程为０。
最后要满足的条件是时钟的高低时间。因为ＦＩＦＯ的时钟信号直接由ＡＲＥ产生，因此ＡＲＥ信号保持低电平的时间必须大于ＦＩＦＯ的时钟周期。即：
Ｓｔｒｏｂｅ ≥ｔＣＬＫＬ ｍｉｎ
Ｈｏｌｄ＋Ｓｅｔｕｐ ≥ｔＣＬＫＨ ｍｉｎ
Ｓｅｔｕｐ＋Ｓｔｒｏｂｅ＋Ｈｏｌｄ ≥ｔＣＬＫ ｍｉｎ
图3
由以上七个式子可知，在２００ＭＨｚ的钟频率下，ＣＥｘＣＴＬ寄存器中Ｓｅｔｕｐ／Ｓｔｒｏｂｅ／Ｈｏｌｄ的值可以作如下设置：
Ｓｅｔｕｐ＝１，Ｓｔｒｏｂｅ＝１，Ｈｏｌｄ＝１；
此时，ＤＳＰ读取ＦＩＦＯ中数据的速度为６６．７ＭＨｚ。
４ 结论
ＦＩＦＯ在ＡＤＣ高速模数转换器与ＤＳＰ的通讯过程中起到了很好的数据缓冲作用，其标志位可被用来控制ＦＩＦＯ中数据的读取。如果选用内部时钟频率为１３３ＭＨｚ的ＳＮ７４Ｖ２×５－７系列ＦＩＦＯ，ＤＳＰ读取数据的速度可以达到１００ＭＨｚ。
