2.1.1 USB 接口模块原理

　　该模块实现了符合USB2.0 规范的数据处理以及不同的外设与计算机的互连和数据通 信。 该模块的主要功能包括：

　　(1) 完全支持 USB2.0 规范，提供全速模式和高速模式，其数据率分别为12Mbit/s 和 480Mbit/s。

　　(2) 支持 WISHBONE 接口电路和该模块之间采用DMA 方式进行数据通信。

　　(3) 模块的挂起/恢复功能。 该模块结构如图2 所示。其中。PHY 模块负责将数据发送到与USB 连接器相连的计算 机，或接收来自计算机的数据；UTMI(数据通用收发宏单元接口)与PL(协议层)模块及内部 数据存储器、控制寄存器相连负责保持通信数据的格式符合USB2.0 规范中的协议格式； WISHBONE(主接口电路)是内部数据存储器、控制寄存器与外部设备之间的通信桥梁。

　　2.1.2 AES 模块原理

　　该模块负责将USB 模块接收并解包的数据进行加密然后将加密后的数据存入外部存储器或通过WISHBONE 接口电路送到外围设备中。

　　该模块结构图如图3 所示。它主要包括数据位宽变换模块和AES 加密单元。在USB 模 块数据接收和处理的位宽为8，而AES 加密模块中，明文和密钥的位宽为128，所以在USB 模块将接收来的数据包解包后所获得的数据不能直接加密，需要进行位宽调整后才可以加 密。数据位宽变换模块的功能就是将PL 解包后的8 位数据连接成128 位后再送入AES 加密 单元；AES 加密单元将送入的128 位明文与密钥存储器中的密钥进行十轮AddRoundkey、 SubBytes、ShiftRows、MixColumns 变换后完成明文加密，并将加密后的数据(密文)送入外 部存储器或通过WISHBONE 接口电路送到外围设备中。

　　2.2 性能分析

　　本文采用Stratix 系列的EP1S10F484C5 芯片对该系统进行验证。

　　2.2.1 USB2.0 模块的性能分析

　　下表为USB 模块综合后的性能参数：

　　2.2.2 AES 模块的性能分析

　　当输入信息={32 43 f6 a8 88 5a 30 8d 31 31 98 a2 e0 37 07 34}，轮数Nr=10，加 密密钥={2b 7e 15 16 28 ae d2 a6 ab f7 15 88 09 cf 4f 3c}，加密结果={39 25 84 1d 02 dc 09 fb dc 11 85 97 19 6a 0b 32}，经检验该结果是正确的，完全符合AES 加密算法。

　　下表为AES 加密算法综合后的数据：

　　2.2.3 整个系统的性能分析

　　下表为系统综合后的性能参数：

　　由以上综合结果分析可以得出，该系统在FPGA 上进行验证是完全可行的，而且它的频 率可以达到336.02MHz，完全可以实现USB480Mbits/s 的传输速度。