DQ：DQ数据控制模块，控制与DDR SDRAM的DQ引脚组相连的DQ引脚组，双向接口，在使能信号oe的控制下输出或接收DQ组数据。输出数据时使用Write clock，输入数据时使用DQS模块产生的dqs read信号对输入数据采样，并将结果输出到下级模块。
    BUFFER OUT：输出缓存模块，缓存来自DDR SDRAM的数据，并在控制信号的控制下按LCM时序输出彩色图像数据。
2.2 控制模块设计
    顶层控制信号模块由CONTROL模块和LCM DRIVEN模块两部分构成，如图4所示。主要负责各模块之间的通信，产生控制信号控制数据的流向，向各器件输出控制信号等。

    CONTROL：控制模块，为DDR SDRAM分配读、写时间：以200 MHz的数据率在读时间段读出5行DDR SDRAM中的数据，缓存到BUFFER OUT，再以33 MHz的速度读出并输出到LCM；在写时间段探测数据通路中的BUFFER IN中的数据是否缓存完成，若完成则产生信号开始对DDR SDRAM写入数据。在DDR SDRAM的读写过程中根据需要产生DDR SDRAM控制信号、读写行列地址信号，为驱动LCM产生控制信号：行、场同步信号(Hsys LCM、Vsys LCM)，数据有效信号(DE LCM)。
    LCM DRIVEN：LCM驱动模块，输入LCM的控制信号，产生LCM驱动所需的各种控制信号，并输出到FPGA的I/O，结合外围电路，驱动LCD。
3 实现结果
    数据接口利用Altera公司专用SignalTapⅡ逻辑分析仪验证。图5、图6是用逻辑分析仪截取的芯片运行时在各引脚或逻辑单元处的实时波形图。图5表示数据输入FPGA直到进入DDR SDRAM的数据通路部分。数据输入经缓冲模块后按照进入FPGA的顺序，分奇偶两路(Qj、Qo)进入DQ接口模块，并合并成一路双倍速经DQ端口输出FPGA。该过程同时输出CAS、RAS、WE等命令信号和地址信号(ADDR)。由于设定了逻辑分析仪以系统时钟100 MHz速率采样各信号，因此对于数据率是200 MHz的DQ双向口，该采样信号只能间隔一个数据采样一次，而不能完全反映出DQ输出口的数据率。

    图6表示数据读出DDR SDRAM进入FPGA经缓冲输出FPGA的数据通路部分。DDR SDRAM在CAS、RAS、WE等命令信号和地址信号(ADDR)控制下，将对应地址存储单元的数据以200 MHz的双倍数据率经DQ双向I/O口输入FPGA，并经DQ接口模块转换为100 MHz的单倍数据率，分两路输出(inst9、inst10)。经输出缓冲模块缓存后，再转换为LCM模块所需的时钟频率33.33 MHz，并行输出FPGA。类似的，由于逻辑分析仪以系统时钟100 MHz速率采样，DQ输入口的数据率在图中不能完全反映出来。
    至此，数据经过了设计中所有为其设置的模块和接口，包括输入接口、输入缓冲模块、DQ/DQS接口、输出缓冲模块和输出接口。
    设计ARM输出数据时钟是0.3 MHz，随着数据逐渐经片内输入缓存输入DDR SDRAM替换掉原有数据，对应在屏上的图像也逐渐被替换，该验证过程说明DDR SDRAM在过程中起到了帧存储器的作用，设计的系统与预期要求相符。
    该显卡系统以单片DDR SDRAM为显示存储器存储图像数据，以FPGA为控制中心，嵌入式系统仅需通过I/O口在需改变图像时输出一帧数据至显卡，不需实时提供数据流和各种显示器控制信号，从而使嵌入式微处理器有足够的时间控制其所在的自动化系统。
    设计采用800×480分辨率液晶显示器为图像输出设备，具有面向微处理器的通用接口，可匹配数据输出时钟频率50 MHz以下的微处理器。由于系统图像数据来自单片机，因此分立的系统没有数据来源，为了验证设计的正确性，验证步骤里采用了周立功单片机有限公司的EasyARM2131开发板验证设计结果。验证结果表明，设计达到了预期要求。

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