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关键词： 状态机 流水线 3DFS FPGA
随着网络的快速发展，信息安全越来越引起人们的关注。加密技术作为信息安全的利器，正发挥着重大的作用。通过在硬件设备（如由器、交换机等）中添加解密功能，可使存储和传输的数据具有较高的安全性。传统的加密工作是通过在主机上运行加密软件实现的。这种方法除占用主机资源外，其运算速度较硬件加密要慢，密钥以明文的方式存储在程序中，或者以加密的方式存储在文件或数字库中，重要数据（如个人密码PIN等）会在某一时刻以明文形式出现在计算机的内存或磁盘中，安全性较差。而硬件加密是通过独立于主机系统外的硬件加密设备实现的，所有关键数据的存储、运算都通过硬件实现，不占主机资源、速度快、安全性较高。
图1
尽管DES已被证实是不安全的算法（主要是密钥太短），但三重DES增加了密钥长度，由56位增加到112或168位，有更高的安全性，而且在新一代因特网安全标准IPSEC协议集中已将DES作为加密标准。另一方面，基于DES算法的加/解密硬件目前已广泛应用于国内外卫星通信、网关服务器、机顶盒、视频传输以及其它大量的数据传输业务中。利用3DES可以使原系统不作大的改动。所以对3DES的研究仍有很大的现实意义。
1 3DES加密算法描述
DES成为一个世界范围内的标准已经20多年了，很好地抗住了多年的密码分析，除最强有力的可能敌手外，对其它的攻击仍是安全的。DES对64位的明文分组进行操作，通过一个初始置换，将明文分成左半部分和右半部分，然后进行16轮完全相同的运算，最后经过一个末置换便得到64位密文。每一轮的运算包含扩展置换、S盒代换、P盒置换和两次异或运算，另外每一轮中还有一个轮密钥（子密钥）。整体框图如图1所示。
3DES（即Triple DES）是DES向AES过渡的加密算法（1999年，NIST将3-DES指定为过渡的加密标准），是DES的一个更安全的变形。它以DES为基本模块，通过组合分组方法设计出分组加密算法，其具体实现如下：设Ek()和Dk()代表DES算法的加密和解密过程，K代表DES算法使用的密钥，P代表明文，C代表密表，这样，
3DES加密过程为：C=Ek3(Dk2(Ek1(P)))
3DES解密过程为：P=Dk1((EK2(Dk3(C)))
具体的加/解密过程如图2所示。K1、K2、K3决定了算法的安全性，若三个密钥互不相同，本质上就相当于用一个长为168位的密钥进行加密。多年来，它在对付强力攻击时是比较安全的。若数据对安全性要求不那么高，K1可以等于K3。在这种情况下，密钥的有效长度为112位。
2 FPGA设计实现
2．1 FPGA设计的优势
用硬件实现某种密码算法，首先要用硬件描述语言（如HHDL、Verlog HDL）进行系统设计和编码，然后采用专用集成电路（ASIC）或现场可编程逻辑门阵列（FPGA）来具体实现。采用ASIC方法设计周期较长，且费用也较昂贵；而采用FPGA，可由设计者自己对芯片内部单元进行配置，设计比较灵活，只需改变配置就可实现安全不同的功能，大大缩短了设计周期和开发时间，节省人力物力，同时经过优化可以达到较高的性能。另外，有多种EDA开发软件支持FPGA的设计，在本设计中作者采用了ALTERA公司的Quartus II开发软件。
2．2 状态机和流水线技术的应用
面积和速度这两个指标贯穿着FPGA设计的始终，是设计质量评价的终极标准。设计目标就是在满足给定的时序要求（包含对设计频率的要求）的前提下，占用较小的芯片面积；或者在所规定的面积下，使设计时序余小量更大，频率更高。通过功能模块复用可减少设计消耗的芯片面积；反之，并行复制多个操作模块可较大地提高设计频率。在本设计中充分考虑了这一对矜持体，采用状态机和流水线相结合的技术，使得在减少芯片资源消耗的情况下又能提高设计频率。
