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信号传播的整个路径，包括器件封装、电路板布局以及连接器等，如果要它们正确地分发转换时间为TR的数字信号，其频率响应至少在FKNEE之前都应当是平坦的。如果FKNEE之前某个路径的频率响应不是平坦的，在路径端收到的信号则可能出现上升时间劣化、鼓包、过冲或振铃。
缩短上升时间将迫使FKNEE的值升高，使得信号传播的问题更加严重。这是过分缩短上升时间的首要缺点。
电路的DV/DT还可能影响其他邻近电路上的信号。这一串扰是由互容机制产生的。两个邻近的电路元件总是会有容性的相互作用。参考如下：
“两个电阻都接地，相应的容性耦合等于0.004，同时感性串扰是0.032。对一个工作在50欧阻抗级别的电路来说，这是一个典型的比率。对于高阻抗电路，涉及的DV/DT较大，DI/DT相对较小，得到的容性耦合相应地比较大。
在门电路的低输出阻抗的情况下，门电路直接驱动传输装置，感性耦合问题被扩大。在该情形中，总的感性耦合信号能量在远端终结，而不是如例1.4中一分为二。”
如上所提示，在数字系统中，由互容引起的串扰要远小于由感引起的串扰。
我们可以把电路最大的DV/DT与它的10~90%上升时间以及电压幅度△V联系起来：
