见上式1，当时间常数元小于晶体管Q1的截止时间时，下降时间可以认为约等于Q1的截止时间。附录B中更精确地说明了如何将几个单独的上升时间合并为总的上升或下降时间。

采用-5.2V供电的ECL电路通过电阻RPD下拉至-5.2V时，代入以下数值，上式1的下拉时间可以简化为：

为了得到相同的下降时间，-2.0V下拉电路要求采用的下拉电阻比-5.2V电路中的阻值更小。一旦选择用电阻来补偿上升时间，下式中得到的功耗数值也大致相等。

不管是-5.2V还是-2.0V端接，在功率或速度方面的优势都不是非常大，仅仅是电阻的阻值不同而已。

采用-5.2V下拉电路的优点是不需要单独的电源。从另一方面来说，采用-2.0V下拉电路的优点是正好作为一个端接器连接在传输线的末端。对于采用-2.0V的ECL逻辑电路，下拉电阻的合理取值范围是5.0-100欧，大致与实际的传输线阻抗范围相同。对于采用-5.2V的ECL逻辑电路，端接电阻的合理取值范围在330~680欧，比-2.0V电路的阻值要高6倍。过高的电阻使其不适合用做端接器。

对于任何电路，减小电阻阻值将消耗更多的功率，同时也减少了下降时间。下降时间相同的前提下，两种电路所消耗的功率也基本相同。

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