当半导体业准备进入14/1 5nm 节点 时，将面临众多的技术挑战

　　对于逻辑电路，STMICro的Thomas Skotnicki认为传统的 CMOS 制造工艺 方法己不再适用。因为当器件的尺寸持续缩小时，由于己达极限许多缺陷显现。按IBM技术经理Mukesh Khare看法，如栅氧化层的厚度Tox再缩小有困难。另外，除非采用其它方法，因为随着互连铜线的尺寸缩小铜线的电阻增大及通孔的电阻增大也是另一个挑战。

　　对于存储器也面临若干挑战，三星的半导体研发中心总经理Minam Kim认为目前DRAM已达3xnm，及NAND已达2xnm，因而相对而言，NAND面临更大的挑战。

　　在今年SEMICON West上将举办两小时讨论会，其中前一个小时讨论先进逻辑工艺中有关材料与工艺的发展，而另一小时讨论下一代存储器。

　　在逻辑电路部分，演讲者将提出未来逻辑器件的方向：三维器件结构，如FinFET及多栅MugFETs，以及基于超薄衬底SOI(UTB-SOI)的全阻挡层平面晶体管。第三位的演讲是异质结构IC，即从硅沟道移向锗及III-V族材料。

　　垂直型晶体管提供更佳的功能及良好的静电控制，显然制造工艺面临挑战。避免过量的从鳍的底到鳍的顶之间鳍的宽度变化是个难题。另外如何找到接触的引出点也是困难，最后从技术角度必须把垂直器件的stressors考虑进去。

　　基于超薄SOI(绝缘体上半导体)衬底结构的晶体管有优势，同样面临挑战，将由法国电子与通讯技术(leti)的 CEA 研究中心的TechXPOT专家来主导讨论。Leti己有报告在6nm有效硅层上，与顶上有10nm埋层氧化层(BOX)做出高性能的晶体管。问题是在如此薄层的硅片是否能够提供相容的材料厚度和可接受的硅片成本。

　　存储器制造商同样面临它自已的问题。研究人员正提出多种方法来解决今日电荷型存储器，包括设计及利用各种新的材料。一种叫电阻 RAMs(ReRAMs)，它是利用脉冲电压加到金属氧化层上通过电流的改变而导致材料电阻的差异，來表示1或者0。有些ReRAMs是非挥发性能嵌入逻辑芯片中。也有另一些ReRAMs速度特别快，可能提供今日DRAM之后的一种解决方法。

　　研究小组正在开发sPIN torque transfer RAMs(STT-RAMs)，或称磁阻存储器MRAMs，它的工作原理是利用微小电流将磁矩反转而实现1或者0。另外如三星，Numonyx据报道正在开发相移存储器(PC RAM)，并己出样品。

　　最后存储器公司是信心十足，它们已能把先进的NAND闪存芯片放到存储器单元的顶端构成3D堆叠封装。这样的单元阵列晶体管(CAT)存储器已能把 16-32个存储器单元连在一起。NAND闪存技术己能到20nm以下。另有研究小组正在开发垂直沟道存取晶体管(VCAT)，如同平面晶体管结构一样的器件。

　　对于EUV，有一个演讲是讨论激光等离子体光源(LPP)，以及另一类放电等离子体光源(DPP)。两个演讲将分类各种光源的定义，以及它们的检测标准。

　　在SEMICON West上另一个热点是光刻技术能否达到15nm的经济制造?半导体业是有希望未来采用EUV技术。同时，在这里借用英特尔Sam Sivakumar的一句话”业界争相延伸193nm光刻技术”。