由式(5)～(7)可以计算出 ADI 多款扫频 DDS 的参数，如表l所示。假设DDS器件都工作在各自最高工作频率，扫频30 MHz带宽，扫频时间1 ms。

　　由表1可以看出，在扫频带宽和扫频时间确定的情况下。各DDS对应的最小扫频驻留时间和最小扫频步进是不同的。在导弹末制导等扫频驻留时间制约扫频非线性度的应用领域，同一款DDS器件，实际扫频步进和最小扫频步进也是不同的，且实际扫频步进往往大于最小扫频步进。因而在应用中应根据实际情况选择不同的DDS器件。例如，AD9954最小扫频步进虽小于AD9958，但在1 ms周期内扫频30 MHz带宽时，实际扫频步进却大于AD9958，因为AD9954的最小驻留时间大于AD9958。又如，AD9956的最小扫频步进虽然远大于AD9954。但在1 ms周期内扫频30 MHz带宽时，实际扫频步进却与AD9954相当，这是因为AD9956和AD9954的最小驻留时间相同。由此可以看出，在实际应用中，可以通过计算比较，确定最合适的DDS器件。

　　在一般的对扫频周期没有严格要求的应用领域，扫频非线性度受扫频步进限制，首选AD9959、AD9958、AD9954、AD9854、AD9852。在导弹末制导等应用领域，扫频非线性度受扫频驻留时间限制，首选AD9959、AD9958、AD9858、AD9854、AD9852。

　　另外，虽然从表1中看出AD9854和AD9852的最小扫频驻留时间最短，性能最好，但这两款DDS器件的功耗相对其他几款器件而言大一个数量级，所以在对功耗有严格要求的应用场合最好选用AD995x系列器件。

　　4 扫频模式比较

　　ADI公司的DDS器件通常具有两种线性扫频模式，驻留模式和不驻留模式。它们的主要区别在于：

　　(1) 在线性扫频模式下，频率累加器使输出频率从一个可编程低频梯变为一个可编程高频，或者从一个可编程高频梯变到可编程低频。低频存储在profile 0，高频存储在profile 1。频率累加器的内部组合逻辑要求FTW0的值必须总小于FTWl的值。扫频方向由PS0引脚控制。PS0引脚由低跳变至高时，频率从低扫至高；PS0引脚由高跳变至低时，频率从高扫至低。实现扫频功能．频率累加器需要4个控制字：①上升扫频步进控制字(RDFTW)，表示当频率从低扫到高时，频率每上升一步，频率累加器需要增加多少频率，即上升步进；②上升扫频驻留时间控制字(RSRR)，表示当频率从低扫到高时，频率累加器频率增加的速度，即多长时间累加器增加一个步进。RSRR说明了在两个步子之间，频率累加器需要数多少个SYNC_CLK周期；③下降扫频步进控制字(FDFTW)；④下降扫频驻留时间控制字(FSRR)。在线性扫频模式下，组合逻辑确保器件输出频率不会超过FTW1，即使下一个RDFTW增加会使频率超过FTWl。一旦频率达到FTW1．只要PS0引脚为高，频率输出将始终是FTW1。同样。内部逻辑确保下降扫频时频率不会低于：FTW0，即使下一个FDFTW增加会使频率超过FTW0。如果在扫频进行当中PS0引脚状态改变，器件将按照新的步进频率控制字和扫频速度字按新的方向进行扫频。

　　(2) 在线性扫频不驻留模式，频率累加器使输出频率从一个可编程低频梯变到一个可编程高频。当到达高频时，累加器直接跳回低频，而不是梯变回低频。在线性扫频不驻留模式，只用到上升扫频步进控制字(RDFTW)和上升扫频驻留时间控制字(RSRR)。在线性扫频不驻留模式，扫频依然由PS0引脚控制，一旦PS0引脚由低跳变至高，不管在扫频过程中PS0引脚是否跳回低，器件都会完成整个扫频。扫频结束后，PS0引脚的又一个上升沿触发下一次扫频。这就意味着，在启动另一个扫频前，PS0引脚需要预先被拉低。

　　由以上对比和图2可以看出两种线性扫频模式的三大主要区别：第一，线性扫频模式有两个扫频方向(由低扫到高或者由高扫到低)，而线性扫频不驻留模式只能从低扫到高；第二，扫频过程中，PS0引脚状态(仅从0变为1或仅从1变为0)的改变，会立刻影响线性扫频驻留模式的扫频方向，而它对线性扫频不驻留模式却无影响；第三，扫频结束后，如果PS0引脚状态不改变(无论是1或0)，线性扫频模式的输出会保持在扫频过程的最后一个频率点(FTW0或FTW1，视扫频方向而定)，而对于线性扫频不驻留模式而言，扫频结束后输出会立刻跳变回FTW0。

　　本文所讨论的几款器件都具有驻留模式，部分器件具有不驻留模式，它们是AD9959、AD9958、AD9956、AD9954。在不同的应用场合，可以根据需要，简单地通过对寄存器值的修改选用不同的扫频模式。在选择DDS器件时，应该根据实际需要的扫频模式来选择合适的DDS器件。

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