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2.1.3 应用注意事项
ＡＤ６６４４的供电电源必须稳定性好，由于电源的高频分量容易产生辐射，所以在靠近ＡＤ６６４４各电源引脚的地方，应放置０．１μＦ的去耦电容。为了防止高速的数字输出变化将开关电流耦合进模拟电源，ＡＤ６６４４的数字电源和模拟电源应该分开。模拟电源应该在５Ｖ±５％的范围内，数字电源应为３．３Ｖ，同时尽可能地靠近电源放置０．１～０．０１μＦ的陶瓷电容来进行高频滤波，并联放置１０μＦ的钽电容滤除低频噪声。
为了很好地接收ＡＤ６６４４的数字输出信号，应尽量减小容性负载。ＡＤ６６４４的数字输出有一个固定的输出转换摆率（１Ｖ／ｎｓ），一个典型的ＣＭＯＳ门加上布线约有１０ｐＦ的电容，因此每ｂｉｔ的转换会有１０ｍＡ（１０ｐＦ×１Ｖ／１ｎｓ）的动态电流出入器件，一个满量程的转换动态电流最
2.2 ＦＩＦＯ器件
ＡＤ６６４４输出的数据率高达２８６．７２Ｍｂｉｔ／ｓ。如此高的数据率，如果直接用ＤＳＰ的ＥＭＩＦ接口接收，会使ＤＳＰ负荷过重。此外，如果存储控制系统不能及时地接收数据，上次的数据会马上被下次的数据更新，造成数据丢失，因此必须采用高速缓存。目前常用的缓存多为ＦＩＦＯ、ＳＲＡＭ及双口ＲＡＭ等。双口ＲＡＭ和ＳＲＡＭ存储量较大，但必须配以复杂的地址发生器。对于ＦＩＦＯ芯片，数据顺序进出，且允许数据以不同的速率写入和读出，并且外围电路简单，所以本设计选用ＴＩ公司的触发式ＦＩＦＯ ＳＮ７４ＡＣＴ７８０４作为数据缓存。
ＳＮ７４ＡＣＴ７８０４是一种高速的５１２×１８ｂｉｔ的ＦＩＦＯ器件，存取速度最高可达５０ＭＨｚ，数据访问时间可达１５ｎｓ。数据在ＬＤＣＫ的上升沿写入，在ＵＮＣＫ的上升沿读出。ＦＩＦＯ的状态可通过状态位：满（／ＦＵＬＬ）、空（／ＥＭＰＴＹ）、半满（ＨＦ）以及近空／近满（ＡＦ／ＡＥ）获得。ＳＮ７４ＡＣＴ７８０４只能上电复位。
2.3 ＤＳＰ器件
由于ＡＤＣ的高数据率输出，用ＤＳＰ进行实时处理会有很大压力。在ＤＳＰ进行运算之前，必须先进行数字下变频以降低数据率。通过对ＤＳＰ算法运算量的整体分析，ＴＩ公司的ＴＭＳ３２０Ｃ６２０１可满足设计需要。作为定点ＤＳＰ，ＴＭＳ３２０Ｃ６２０１主频可达２００ＭＨｚ，处理速度可达１６００ＭＩＰＳ，并且它的外部存储器接口（ＥＭＩＦ）支持各种同步和异步存储器，对ＦＩＦＯ有很好的支持。
2.4 硬件接口设计
为了保证ＡＤ６６４４的采样输出信号准确、高效地送入ＤＳＰ，在ＡＤＣ与ＤＳＰ之间将两片ＦＩＦＯ并列，构成双ＦＩＦＯ缓冲结构，并以３２ｂｉｔ总线宽度连接到ＤＳＰ的ＥＭＩＦ接口，具体连接如图５所示。通过这种接口设计，在充分利用ＥＭＩＦ的３２ｂｉｔ数据线宽度的同时，又巧妙地实现了采样数据的奇偶分离，为ＤＳＰ的数字滤波和ＦＦＴ运算提供了方便。
首先介绍ＡＤＣ与ＦＩＦＯ的接口。ＡＤ６６４４的１４位采样信号输出Ｄ１３０与两个ＦＩＦＯ的数据输入Ｄ１５０相连（ＦＩＦＯ的Ｄ１５和Ｄ１４悬空），ＤＲＹ信号经二分频后，一路连接低１６位ＦＩＦＯ１的ＬＤＣＫ引脚，另一路经“非”门反相后连接ＦＩＦＯ２的ＬＤＣＫ引脚， ＤＲＹ脚输出的是ＥＮＣＯＤＥ信号的同频反向延迟信号。从时序图图６中可以看出，在ＤＲＹ的上升沿处，采样信号Ｄ１３０准备输出，ＤＲＹ信号可准确地作为后续ＦＩＦＯ的触发存储时钟信号。经二分频后的ＤＲＹ信号在上升沿处交替触发ＦＩＦＯ１和ＦＩＦＯ２的写时钟，将奇偶采样信号分别存入不同的ＦＩＦＯ。
接着介绍ＦＩＦＯ与ＥＭＩＦ的接口。对于读ＦＩＦＯ的操作，这里用到ＥＭＩＦ异步存储器控制信号：输出使能ＡＯＥ和读使能ＡＲＥ、ＣＥｎ是外部空间选择信号。从图中逻辑关系可看出，当ＡＯＥ与ＣＥｎ都有效时，ＯＥ有效，片选使能两个ＦＩＦＯ。当ＣＥｎ和ＡＲＥ同时有效时，ＵＮＣＫ无效，待读出的数据在此时进行初始化，随后ＡＲＥ会跳变为正电平４，使ＵＮＣＫ产生上升沿，ＦＩＦＯ中数据被读出。图中两个ＦＩＦＯ的半满信号ＨＦ经过一个“与”门连接至ＤＳＰ外部中断引脚ＥＸＴ＿ＩＮＴ，在运行中不断检测ＨＦ管脚状态。当两个ＦＩＦＯ皆达到半满时，“与”门输出由低变高，上升沿触发ＤＳＰ外部中断ＥＸＴ＿ＩＮＴ。ＤＳＰ启动ＤＭＡ（直接存储器存取）以突发的方式读取ＦＩＦＯ数据。ＦＩＦＯ１中数据作为低１６位，ＦＩＦＯ２中数据作为高１６位，合并为３２位数据读入ＤＳＰ内部存储空间。
