不过TSV技术面临的主要问题之一是缺乏业内标准。去年12月份，SEMI联盟组织开始在这方面有所行动，他们成立了一个三维堆叠集成电路标准委员会(Three-Dimensional Stacked Integrated Circuits (3DS-IC) Standards Committee)。

　　为了广泛获取业界的支持，并确定需要进行标准化的项目。SEMI组织正与Sematch展开合作，合作的内容是确定未来一段时间内3D芯片堆叠技术的应用方向。Sematech组织的成员众多，包括Globalfoundries, 惠普, IBM, Intel, 三星以及联电等，其它支持该3DS-IC标准项目的公司还有Amkor, ASE, IMEC, ITRI, Olympus, 高通, Semilab, 东电电子以及赛灵思.

　　该三维堆叠集成电路标准委员会成立的初期将包含三个工作组：

　　1-晶圆对键合(Bonded Wafer Pair (BWP) )工作组：这个工作组的任务是为BMP有关的技术订立标准，工作组将以刚刚成文的SEMI M1标准(代号M1的标准的主要内容是为抛光处理后单晶硅晶圆片的尺寸，物理性能以及量测方法进行新的规定，以便为TSV技术打下基础)为起点开展工作，该工作组的领军人将是Sematech联盟;

　　2-量检验工作组：顾名思义，该工作组的目标是为3DS-IC项目制定必要的量测技术标准，这个工作组由Semilab牵头负责;

　　3-薄化载体晶圆工作组：载体晶圆的作用是作为3D堆叠芯片的衬底，工作组的目标是为薄化载体晶圆制定适于3DS-IC使用的新标准，该工作组由高通领衔。

　　除此之外，还有另外一个工作组也已经在组建的过程中，该工作组将专注于“堆叠制程用单片晶圆技术”，该工作组将由应用材料公司领衔。

　　SEMI组织还透露本周早些时候3DS-IC标准委员会召开了一次会议，会议的主题是开始为3DS-IC用晶圆片制订晶圆片参数等标准，有关的标准草案则将于明年早些时候出炉。

　　另外，去年Sematech组织还宣布建成了首个300mm规格3DIC试产产线，该产线建在纽约州立大学纳米科学与工程学院下属的奥尔巴尼纳米技术研究中心内。参与Sematech 3D芯片堆叠技术项目的公司/单位有Globalfoundries,惠普, IBM, Intel,三星，台积电，联电以及纽约州立大学。

　　据Sematech高管Sitaram Arkalgud透露，该产线设立的主要目的是为Wide I/O产品研发出一套“参考工艺流程”，所用的TSV结构宽度为5微米，深度则为500微米。

　　席卷全球的3DIC热潮：

　　另外一方面，去年由Sematech，SIA(Semiconductor Industry Association)以及SRC(Semiconductor Research Corp.)三大组织牵头，启动了另外一项与3D芯片堆叠技术有关的研究项目，该项目的目标主要是为可应用于多种场合的异质结构3D芯片互联技术制定行业标准规范。目前加入这个项目的成员有ADI, ALTEra, LSI, 安森美和高通。

　　对3D芯片堆叠而言，晶圆键合技术所起到的作用非常关键。根据国际半导体技术路线图(ITRS)的预计，2012年后应用的TSV穿硅互联结构中的微过孔直径将被控制在0.8-4.0微米之间。

　　美国Sematech组织在欧洲的对手IMEC也在积极研制与3D芯片堆叠有关的技术。本月早些时候，Cascade Microtech公司和IMEC宣布将就3DIC的测试方法研制项目进行合作。两家公司将在3D TSV技术所用的量测方法方面展开紧密合作，并宣称将在3DIC用研发及产品测试标准制定领域走在全球前列。

　　另外，法国的CEA-Leti也已经开始启动基于300mm晶圆规格的3DIC试产项目。CEA-Leti与意法半导体之间合作密切，同时他们还计划与另一家硅中间互连层的厂商 Shinko EleCTRic Industries公司展开合作。

　　亚洲方面，新加坡微电子所( Institute of Microelectronics (IME))最近也组建了一个与3D堆叠技术有关的联盟组织，台湾工研院(ITRI)也组建了一个类似的联盟组织，其成员数达到了22家公司，包括联电，思科，日月光等。

　　去年，尔必达，力成科技及联电三家公司还宣布将合作开展基于28nm节点制程的3D芯片堆叠技术的研发。

　　赛灵思的FPGA 3D堆叠技术

　　最后，赛灵思则在去年宣布推出可将多块FPGA核心通过3D堆叠技术集成在单片封装中的技术，并将把这种技术应用在其28nm制程7系列FPGA产品上。有关的产品定于今年下半年上市。

　　另：

　　A5芯片侧面肉眼可见上下层芯片的分界结构

　　苹果A4/A5处理器虽然也使用了类似3D芯片堆叠的技术，但并没有使用TSV和Interposer结构，而是采用如上图所示的结构，直接通过Microbump实现内存芯片与逻辑芯片的互联。

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