3 实验及结果分析
3.1 性能比较分析
利用式(8)可求得时差估计器N=4 096点的相关运算时间,将运算时间与硬件资源消耗列于表3。为便于比较,将FPGA实现N=8 192点FFT的运算时间与硬件资源消耗同时列出。
频域互相关法测时差共需要进行3个8 192点FFT/IFFT和8 192次复数乘法,结合上表可知,频域互相关法的硬件资源消耗与运算周期都将远远高于本文设计的时差估计器。在fclk为250 MHz的情况下,本文设计的时差估计器可对重频最高为58 kHz的雷达信号进行实时时差估计,无需复杂的时序约束设计,避免了高系统时钟对系统稳定性的影响,降低了硬件实现难度。
3.2 实验结果分析
利用该时差估计器对常用雷达信号进行测试,各信号参数设置如下:
Signal 1:单载频脉冲信号,脉宽0.5 μs;
Signal 2:单载频脉冲信号,脉宽1 μs;
Signal 3:线性调频信号,脉宽100 μs,带宽10 Mb/s。
测试结果(如表4)表明该时差估计器可以完成无源定位中对雷达信号的高精度实时时差估计,估计精度优于10 ns。
本文从时域互相关的原理出发,优化设计并实现了一种基于DSP48E硬核乘加单元的高效并行相关时差估计器,与频域互相关法测时差相比,以更少的硬件资源实现更快的运算速度,在降低硬件实现难度的同时提高了系统稳定性。实际测试结果表明,该时差估计器可以满足无源定位中高精度实时时差测量的要求,具有重要的应用价值。
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