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2 误码分析器
如图1所示生成的伪随机序列经过待测系统到达误码分析器，误码分析器从伪随机序列中提取出同步时钟信号，然后误码分析器先根据设定的同步门限进行码同步，同步后统计误码测试的结果，统计出的结果通过DSP传输给上位机软件，或者嵌入式系统。
但是,为保证本地生成的伪随机序列是正确的,本文采用的是在本地生成的伪随机序列与经过待测的伪随机序列比较之后，如果连续相同的码元超过了预先设定的同步门限就认为本地生成的伪随机序列是正确的。下面介绍门限设定的原则。
计算结果表明要测的最大误码率为10-3的信道，并保证同步成功的概率大于90%的条件下，同步门限值不能大于85个码元，当然同步门限N越小，同步成功的概率越大，但此时可能是伪同步，这样测得的误码率的值根本就不是真实的误码率，根据伪随机序列的性质这时测得的误码率大概为0.5。
如图5所示，整个误码分析器的系统结构可以分为三大部分： （1）从接收到的二进制码序列中提取同步时钟，此部分由专用芯片及其外围电路完成；（2）利用m序列开关门同步算法[5]完成码同步，并进行误码统计和采集电路关键部分的状态信息，上报给DSP，此部分主要由FPGA及其外围电路完成，FPGA核心模块的工作框图如图6所示，误码测试的时序图如图7所示；（3）DSP完成与其他设备的通信和对电路控制。
计算结果表明要测的最大误码率为10-3的信道，并保证同步成功的概率大于90%的条件下，同步门限值不能大于85个码元，当然同步门限N越小，同步成功的概率越大，但此时可能是伪同步，这样测得的误码率的值根本就不是真实的误码率,根据伪随机序列的性质这时测得的误码率大概为0.5。
