在现代电力电子系统中，随着内场测试和外场维护工作量的增加，对目前通用的测试仪器也提出了新的要求，研制低成本、体积小的便携式幅频特性测试仪具有深远的现实意义。目前，结合新型微处理器芯片进行幅频特性测试仪的研制主要有三种技术途径：(1)采用单片机作为主控芯片，通过软件编程方式实现部分硬件功能，这种方案可以有效降低系统的复杂度，但在实时性上不尽人意。(2)应用可编程逻辑器件(如FPGA)进行设计可以有效解决高速数据流的实时处理问题，但在人机界面的设计中具有较大困难。(3)采用单片机与FPGA芯片结合的方式，通过外部总线连接和数据传输协议的设计，使得系统兼具两者的优势，从而成为设计人员首选的主流方案。
   现代EDA(EleCTRonIC Design Automation)技术的发展和大规模FPGA器件的推出，使得在单片FPGA芯片中进行嵌入式8051 IP核设计成为可能。应用现代EDA技术，以FPGA器件为硬件平台，使用VHDL语言编程，可以实现与MCS-51系列单片机指令系统完全兼容的微控制器芯片IP(Intellectual Property)核[1]。本文以此为基础，提出了幅频特性测试仪设计的新途径。系统以FPGA为核心采集处理模块，以Oregano公司开发的嵌入式MC8051内核（以下简称51内核）为显示控制核心，通过FPGA内部的正弦查找表IP核外加D/A模块的思想产生系统需要的扫频信号源，同时采用2.4英寸TFT彩屏液晶显示器进行人机界面设计，实现了便携式幅频特性测试仪的基本功能。该仪器具有小型化、频带宽、操作简单、测量精确度高、界面显示友好等优点，具    有广阔的应用空间。

    1 系统组成与工作原理
    1.1 系统组成
   系统主要由正弦激励信号的产生模块和信号采集、处理和实时显示模块组成。其中前者采用基于“IP核+高速D/A”的思想产生扫频信号，后者主要包括FPGA核心板、双路高速A/D以及人机交互界面。在系统时钟和触发信号的驱动下，同时采集待测网络的输出信号以及系统的激励信号，并进行相应的数据处理，实现对有源或无源四端网络的幅频特性测试。系统组成框图如图1所示。

    系统设计中需要解决的核心问题：(1)51内核的初始化配置问题。系统使用的51内核，可以直接通过顶层文件的端口例化实现与FPGA内部定义信号之间的连接，而51内核使用的存储器模块则需要用户进行配置。(2)数据流的速率匹配问题。经A/D采集得到的数据率远远超出了51内核的运算处理能力，因此系统中要进行数据缓存模块的设计。(3)彩屏液晶的显示控制。显示部分是该仪器的关键模块，系统采用TFT-LCD显示技术，可以进行友好的人机界面设计，但是彩屏液晶的初始化时序极其复杂，在动态曲线和测量数据的实时显示方面要进行优化设计。这些问题在实际设计中均得到了合理解决。
1.2 测量原理
   对于一个线性时不变(LTI)系统，其冲激响应为h(t)，在激励为正弦信号e(t)=Acos(?棕0t+?兹)时，系统的零状态响应为：

    由此可以看出，系统输出的稳态响应也是一个正弦信号，其频率和输入信号的频率相同，但幅度和相位发生了变化，其中幅度变为原激励信号幅度的|H(j?棕0)|倍，|H(j?棕0)|称为电路网络幅频特性。
   系统工作时，将等幅的正弦扫频信号作为输入信号激励被测网络。扫频信号的起始频率、终止频率、频率步进值以及扫描时间均可以通过按键输入的方式设置，也可以采用系统默认的设置方式(扫频范围1 kHz~1 MHz，频率步进1 kHz，扫描时间1 s)。高速A/D采集网络的输出信号和原始激励信号，并在FPGA内通过峰值检波程序得到网络输出信号的包络数据，同时与激励信号的幅值比较计算不同频点的增益数据。采用异步FIFO作为FPGA与51内核之间传输数据的缓冲器，并将其配置为“乒乓”工作模式。当触发信号到来时，将增益数据按照一定的格式和速率写入异步FIFO。当FIFO中存储一定数量的数据以后，在51内核同步时钟的控制下将数据读出并送往LCD模块，同时禁止数据继续写入FIFO，实现幅频特性曲线的显示。
2 系统硬件设计
   系统硬件主要实现正弦扫频信号的产生、网络输出信号的采集处理、数据的传输以及TFT液晶模块接口电路等功能，硬件总体框图如图2所示。

2.1 FPGA核心板模块
   FPGA核心板模块是系统的核心，根据需要设计出FPGA最小系统板以及相关的A/D、D/A电路。其中，FPGA最小系统板采用Xilinx公司Spartan3系列的XC3S400-PQ208型40万门芯片，核心板采用5 V输入，由3片AMS1117实现5 V到3.3 V、5 V到2.5 V和5 V到1.2 V的电平转换。板上采用40 MHz有源晶振，满足高速设计要求。A/D为ADI公司高速模/数转换芯片AD9224，具有12位精度，且功耗低。D/A采用高性能高速率的AD9764AR芯片，该芯片具有14位分辨率和极佳的动态无杂波失真范围。
2.2 扫频信号源设计
   扫频信号源的性能指标直接影响仪器的测试精度，本文采用DDS技术产生扫频信号。这里有两条途径可供选择，一种是采用专用的DDS芯片，如AD9854等，利用FPGA发送频率控制字产生扫频信号；另一种是采用FPGA中集成的正弦查询表IP核，这是一种利用“IP核+D/A”相结合来实现DDS技术的方法，在充分提高FPGA内部资源利用率的前提下，又可以有效降低系统的硬件复杂度和成本，因此系统采用该方式。
   设计环境使用Xilinx公司的ISE7.1，通过Core Generator生成正弦查询表IP Core，查询表中的波形数据存储在FPGA的块存储器(BLOCk Memory)中。查询表IP核的输入相位控制字THETA与实际相位之间的关系为：

该频率精度完全达到设计要求。

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