3.3 模校正因子的实现
    基本CORDIC算法中在n级迭代执行之后，被旋转向量的模已经被改变了，算法的完全实现应该附加一个模校正环节，即Xn、Yn乘以模校正因子。对于迭代次数N大于10的CORDIC算法，其模校正因子可认为已趋近常数K=0.607 25。而直接在流水结构后附加乘法器的直接实现方法，使原本由移位器和加法器组成的整体结构变得不规则，同时乘法器一级速度的变慢会降低整个流水的吞吐率[3，4]。

这样分解后，被旋转向量与K的乘转化为简单的移位加减运算，从而可以解决乘法器一级速度变慢而降低整个流水线吞吐率的问题。其硬件实现结构如图2所示。这种结构进一步降低了硬件复杂度，与前面的流水线CORDIC结构相似，使整体结构更加规则统一，有利于VLSI实现。

4 FFT复乘的FPGA实现
    由于软件和DSP实现的速度较慢，而FPGA资源丰富，组织结构便于采用流水线结构和并行运算，其速度快、扩展能力强，所以CORDIC算法的移位、加减法运算和流水线结构更容易在FPGA上实现。本文在ALTEra公司的QuartusⅡ7.2软件环境下使用VHDL，利用上述各种算法设计了16 bit宽的FFT复乘模块并在CycloneⅡ EP2C35F672C6芯片上进行验证。
    图3为改进的16级流水线结构的CORDIC算法实现复乘模块的顶层结构图，address为ROM的地址，Xi_re、Xi_im为输入序列的实部和虚部，Xo_re、Xo_im为旋转后的实部和虚部。输入数据为16 bit宽，为提高精度，对所有内部信号及输出信号都用20 bit的补码。整个复乘主要由系数ROM、预旋转、16级流水线CORDIC迭代、系数寄存器和模校正因子K 5个模块组成。

    小，但不能完全消除。

    图5为改进的CORDIC算法实现FFT复乘资源消耗与最高工作速度情况。传统的复乘要4个乘法器，所以传统的复乘要实现16 bit位宽复乘需用此芯片中的8个9 bit乘法单元，而从资源消耗情况来看，改进的CORDIC算法实现此复乘没有用乘法器，整个逻辑单元消耗也只有4%；另外基于改进的CORDIC算法的复乘最高工作频率达到了190 MHz，与传统CORDIC算法的复乘速度（约130 MHz）相比有较大提高，在节约资源的同时提高了工作速度。

    本文利用定点FFT复乘运算中旋转因子的旋转系数可预先求出的特点，采用改进流水线结构的CORDIC算法，与传统的CORDIC算法的复乘相比，不仅不需要乘法器实现了FFT运算中序列与旋转因子的复数乘运算，并且在节约资源的同时提升了工作速度。这种基于改进的CORDIC算法的复乘运算对提高FFT处理器的速度和减少资源消耗有较大意义。同时，利用VHDL语言，采用模块化设计思想，使得本设计可移植性强、通用性好，只需作少量改动（如增加位宽，增加迭代次数），便可满足精度上的更高要求，具有一定的工程实际意义和应用前景。
参考文献
[1] 李成诗，初建朋.基于CORDIC的一种高速实时定点FFT的FPGA实现[J].微电子学与计算机，2004，21(4).
[2] 吴伟，唐斌.现代雷达中的高速FFT设计[J].空军工程大学学报（自然科学版），2005(10).
[3] KHARRAT M W，LOULOU M，MASMOUDI N，et al.A new method to implement CORDIC algorithm[C].IEEE International Conference on EleCTRonic，Circuit and SystEMS，2001(2)：715-718.
[4] 杨宇，毛志刚，来逢昌.一种改进的流水线CORDIC算法结构[J].微处理机，2006(8).
[5] 李滔.流水线CORDIC算法及其应用研究[D].北京理工大学，1999.

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