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AD9852主要由参考频率源、相位累加器、波形存储器(正弦函数功能表)、数模转换器及低通滤波器组成。参考频率源为DDS提供工作时钟频率，DDS输出的合成信号的频率稳定度在不考虑内部诸如附加相位噪声等环节的影响时，和参考频率源是一样的。
在频率变换器件中，100Hz和1kHz处的相噪是比较关键的技术指标，对用DDS做成的综合器而言，它取决于DDS输出信号的相噪、滤波环路的性能以及放大电路的附加相噪等，其后两项是根据实际设计的滤波及放大电路决定的，对于第一项则取决于实际采用的芯片种类。图2为一款DDS的输出相噪图。
图2 DDS相噪对比图
由图2可见，采用内部倍频的方式在偏离1kHz、输出5MHz时相噪为﹣140dBc/Hz;若直接采用300MHz的时钟时，相噪的性能在偏离1kHz时为﹣142dBc/Hz。因此，为了提高DDS输出信号的相噪性能，采用外部倍频法是一个比较好的选择，即把输入时钟信号在外部进行N倍频后加到DDS上。
DDS在使用时，要通过微处理器或CPLD对其信号、数据进行管理控制来实现具体应用中所需要的若干功能，图3为我们选用的一款DDS芯片外围电路示意图。
其中，MCLK引脚接外部时钟源，使DDS的IOUT引脚输出端频率信号的稳定度与外部时钟源一致。对于内部没有PLL倍频环节的DDS芯片，通常MCLK端输入时钟源的频率应高于IOUT端输出信号频率的4倍。如输出信号频率为5.3125MHz，那么MCLK时钟端的信号频率应该大于20MHz，以期望得到更好的相位噪声，通过外部滤波电路后，可得到比较纯净的信号谱。FSELECT为键控调频信号输入端，也就是我们的调制方波79Hz信号输入端，我们使用的DDS内部有两个频率控制寄存器，通过编程的方式将预先设置好的频率值F0、F1保存在寄存器中，当FSELECT端有有方波信号输入时(即电平上升沿或下降沿转换)，DDS的IOUT端将会随之分别从频率控制寄存器中读出F1或F0的值作为输出，并且会保障频率信号在切换时相位无变化。PSEL1、PSEL0为两路信号频率F1、F0的相位调节端，在应用中，如果需要保持F1、F0在切换时的相位连续，需要在设计中直接将PSEL1、PSEL0接地。DDS与外界通讯的时序是通过引脚FSYNC、SCLK、SDATA来完成的，其串行通讯的时序如图4所示。
当FSYNC为高电平时，SCLK、SDATA引脚为高阻状态。当FSYNC为低电平时，DDS将处于通讯状态。此时引脚SCLK有一下降沿的脉冲时，将使挂在数据总线SDATA上的DATA写入DDS数据缓冲区，直至最终一个DATA写入时，DDS将根据引脚FSELECT上的状态选择F1或F0作为IOUT端的输出。
信号的产生
本文选用的DDS芯片内部有2个32位频率控制寄存器(F0、F1)，对照图4的串行通讯时序，在SDATA端实际需要通信的DATA位就是32位。假设MCLK外部输入时钟频率为20MHz，DDS的最小的频率分辨率为：
IOUT输出20MHz时(实际上是不可能的，或是输出的信号谱将非常差)，对应的32位频率控制寄存器的值全为1;输出5.3125MHz时，对应数值为(5.3125MHz/20MHz)×232，将所得到的十进制值转化为二进制对应32位频率控制寄存器的值。根据图4的串行时序，通过微处理器将相应的32位值写入DDS缓冲区后，在IOUT引脚端将会产生5.3125MHz正弦波频率信号的输出。其峰峰值在50欧姆负载的情况下为1V左右，具体的峰谷、峰尖的电平可以通过引脚FSADJUST端的外接电阻值进行调节。
在具体的实际应用中，对输出的5.3125MHz正弦波信号，需要经过滤波、整形、放大等处理后才能引入到其它电路环节中。在设计时，为得到比较纯净的信号谱，在IOUT端输出后通常考虑接一带通滤波器或低通滤波器。
图3 DDS外围电路原理图
图4 DDS串行通讯时序示意图
