2 CDMA 2000系统中前向链路卷积编码器的实现
2．1 CDMA 2000前向链路卷积编码器的电路组成
    该设计采用模块化的设计方法，根据CDMA2000系统中的前向链路卷积编码器的功能将其内部结构分为：移位寄存器组、模2和加法器、输出控制器以及时钟电路等四个模块，每一模块对应一部分VHDL的设计文件，这样利于程序的编写和调试，从而降低了整个程序的调试难度，提高了软件的可维护性和可读性。前向链路卷积编码器的组成框图如图3所示。

    其中，时钟信号clk1和clk2可由基站控制器(BSC)的时钟电路直接提供，或由本次设计的时钟电路将基站控制器(BSC)提供的原始时钟信号进行分频得到；输出控制器包括输出数据合成电路和整形电路两部分。
2．2 CDMA 2000前向链路卷积编码器的仿真实现
    根据卷积编码器电路框图，采用VHDL语言编写前向链路卷积编码器的源程序输入到QuartusⅡ开发软件中进行编译、仿真、综合得到可下载文件，然后通过对器件编程完成设计。
    仿真前假设编码器的初始状态为零，即：b1～b9为00000000；输入的信息为11010，为保证输入的全部信息位都能通过移位寄存器，并对移位寄存器进行复位，在信息位后加8个零，其输出结果为11010111000001111111101100,，仿真时，输入数据data的速率为9.6Kb／s；输出码元c的速率为19．2Kb／s。仿真结果如图4所示，其中b为寄存器组各个时刻的状态。

    在前向链路卷积编码器的设计中有一些需要注意的问题：首先要明确VHDL语言不同于其他的计算机语言，它是一种硬件描述语言，它描述的对象是客观的电路系统。其次，不同的EDA工具对VHDL语言的支持程度不同。本次设计中采用的QuartusⅡ开发工具主要是针对可编程逻辑器件的软件，它并不支持所有的VHDL语句，它只支持RTL级描述，不支持行为级描述。再有，在设计中需要根据设计要求和可编程逻辑器件的资源情况、速度等进行合理的选择。该设计中采用的EP2C8Q208器件就可满足资源和速度方面的要求。

3 结语
    本文实现了一种适用于CDMA 2000系统的前向链路卷积编码器，通过对整体电路的设计、仿真和调测，结果表明本编码器可达到CDMA 2000系统要求，具有一定的实用价值，同时，本设计采用基于可编程逻辑器件借助VHDL语言及EDA工具进行设计的思路，大大缩短了设计周期，降低了成本，提高了设计的可靠性、灵活性，为通信系统设计提供了一种有效的设计方法。

上一页  [1] [2] [3]