由于重构后每个信号路径上都没有负延时情况，根据时序重构原理的性质，这个重构映射是合理的、稳定的[5]。可以看到，合理地选取映射规则对电路进行时序重构，可以斩断关键路径，提高系统运行速度。这里，重构后的关键路径为一个处理单位。
   对重构后的算法进行建模、综合、布线布局，得到182.15 MHz的频率表现力。显然，重构后的TFRDLMS算法结构的运行频率较于以往有很大的提升。
    3.3 变步长优化
   前面的设计都是采用固定步长来处理迭代信号。如果采用变步长来处理，在收敛初期误差e较大时采用较大的步长，则可以加快收敛速度；而在稳态时误差e很小时采用较小步长，则可以降低稳态失调。考虑到常用的功率归一化变步长方式的计算复杂度问题，本设计选用简单的逻辑判断移位来进行变步长操作。
   DSP Builder中提供了嵌入外部设计的HDL模块的功能。用Verilog在外部写好关于逻辑判断移位的HDL，导入HDLImport模块。对变步长的TFRDLMS模型进行仿真，固定步长TFRDLMS算法进行对比，结果如图5所示。

    变步长算法适当地调整了收敛速度与稳态误差的矛盾，它的收敛速度要快于固定步长的模型，而且稳态特性也不会因此变差。改变后得到的系统最高频率为182.78 MHz。显然，加入这种简单的逻辑判断变步长模块，并没有对电路的关键路径造成影响。表1为以上设计过程的综合结果。

    3.4 板级测试
    SignalTap是Quartus软件中的在线嵌入式逻辑分析仪模块，利用它可以方便地测试设计结果的实时逻辑时序功能。利用DDS技术在FPGA中设计一个正弦波发生器模块以及噪声发生器模块作为测试信号出入。在Quartus中建立一个测试工程，利用芯片内部的PLL生成测试运行的频率和SignalTap采样频率。SignalTap逻辑分析仪采样频率使用最高的250 MHz，将测试频率设为125 MHz，并在工程中加入测试总模块(DDS信号+变步长TFRDLMS)。综合布线布局后下载到DE2-70上，用SignalTap观测信号如图6所示。实验结果表明，设计的电路可以稳定地运行在百兆以上，满足高速自适应运用的需求。

    FPGA以其高效的硬件特性在信号处理方面有着越来越多的应用。本文提出的一种变步长的TFRDLMS算法结构的改进方法，并以自适应噪声对消为模型进行算法仿真。仿真结果表明改进算法结构相比较改进前的算法在滤波性能上只有少许下降，但是却能够很好地在信号流图上切割关键路径以利于流水实现。最后以8阶16位定点格式为背景参数对变步长TFRDLMS算法进行FPGA建模实现并进行板级功能测试。实验结果表明，改进算法结构可以很好地应用于高速自适应信号处理的场合。
参考文献
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[2] HAYKIN S.Adaptive fiLTEr theory[M].4th ed.NJ：PrentICe Hall，2002.
[3] 潘松，黄继业，王国栋.现代DSP技术[M].西安：西安电子科技大学出版社，2003.
[4] YI Y，WOODS R，TING L K，et al.High speed FPGA-based implementation of delayed-LMS filters[J].Netherland：Journal of VLSI Signal Processing，2005(39)：113-131.
[5] PARHI K K.VLSI数字信号处理系统-设计与实现[M]. 陈弘毅，白国强，吴行军，等译.北京：机械工业出版社，2004.

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