由图7可知，当线间距为5 mil时，近段串扰峰值为153．23 mV，远端为99．46 mV；而线间距为15 mil时，近端串扰峰值为33．40 mV，远端为40．49 mV。可见随着线间距的增大，无论是近端还是远端串扰都将减小，当线间距大于等于线宽的3倍时，串扰已经很小。
2．3 上升时间对串扰的影响
    下面考察上升沿时间的变化对串扰的影响，其他设置保持不变。分别设置驱动器为CMOS 3．3 V MEDI—UM；CMOS 3．3 V FAST；CMOS 3．3 V ULTRA—FAST，仿真波形如图8所示。

 图8(a)中的近端串扰峰值为153．9 mV，远端串扰为46．3 mV；图8(b)中近端串扰峰值为153．2 mV，远端串扰为99．5 mV；图8(c)中近段串扰峰值为153．2 mV，远端串扰为349．9 mV。可见，当上升沿时间缩短时，远端串扰噪声越来越大。对于近端串扰来说，如果与传输线的时延相比，上升时间较短，则近端串扰与上升时间无关；而如果与传输线时迟相比，上升时间较长，则近端串扰噪声与上升时间有关(随着上升沿时间的减小，近端串扰变大)。
2．4 介质层厚度对串扰的影响
    在PCB的叠层编辑器中将介质层厚度分别设置为3 mil和6 mil，其他设置不变，仿真波形如图9所示。

考察以上的仿真波形可知，当介质层厚度为3 mil时，近端串扰峰值为153．2 mV，远端串扰为99．5 mV；当介质层厚度为6 mil时，近端串扰峰值为277．3 mV，远端串扰为163．9 mV。可见，随着介质层厚度的减小，串扰也将变小。

3 解决串扰的方法
    串扰在电子产品的设计中普遍存在，通过以上的分析与仿真，了解了串扰的特性，总结出以下减少串扰的方法：
    (1)在情况允许的情况下，尽量增大走线之间的距离，减小平行走线的长度，必要时采用jog方式走线。
    (2)在确保信号时序的情况下，尽可能地选择上升沿和下降沿速度更慢的器件，使电场和磁场变化的速度变慢，从而降低串扰。
    (3)在设计走线时，应该尽量使导体靠近地平面或电源平面。这样可以使信号路径与地平面紧密的耦合，减少对相邻信号线的干扰。
    (4)在布线空间允许的条件下，在串扰较严重的两条信号线之间插入一条地线，可以减小两条信号线间的耦合，进而减小串扰。

4 结 语
    串扰是信号完整性中的重要内容，影响系统的时序、降低噪声容限，导致系统无法正常的工作。介绍了高速电路中串扰产生的机理，并通过仿真对串扰进行分析，得出串扰的大小与影响串扰相关因素的关系，在此基础上提出了一些减小串扰的方法，对于在高速高密度的电路设计中解决串扰问题有一定的指导意义。