图5中的传输线模型由发送端、线阻抗、路径上的相关器件与接收端组成。发送端和接收端的仿真模型是一种IBIS仿真文件。IBIS是对输入输出端口的电气特性快速准确建模的方法，是反映芯片驱动和接收电气特性的一种国际标准，它提供一种标准的文件格式来记录如驱动源输出阻抗、上升／下降时间及输入负载等参数，非常适合用于振荡和串扰等高频效应的计算与仿真。这里选择发送端为ICS85301l的模型，而接收端为ADS5463的模型，图中线路阻抗选择50 Ω，两个输出端并联到地的电阻为142 Ω，线路上的隔直电容为100 nF。

输入激励设置为．500 MHz、占空比为50的时钟源，在LineSim的数字示波器的仿真结果窗口中显示的波形如图6和图7所示。

图6和图7显示的是信号的差分值。可以看出，信号在发送端的失真还可以接受，但是在接收端的波形出现了较严重的振铃现象，其原因可能是：传输线阻抗和负载阻抗不匹配，导致信号发生反射，引起振铃现象；端接的拓扑结构不对，采用了错误的端接方式。 传输线理论中对于振铃现象原因的分析是：当传输线阻抗大于信号源阻抗时，信号源段反射系数为负值，这时将产生振铃现象。结合本电路分析，由于信号源阻抗是ICS853011内部的输出射随器的输出阻抗，约为4 Ω，而此时的传输线阻抗为50 Ω，过强的驱动能力导致负载端出现振铃现象。

消除振铃现象的方法有降低系统时钟频率、缩短传输线长度、采用正确的端接方式3种。由于本系统的时钟频率是固定的，而传输线长度又由PCB(印制电路板)的物理布局所限定，故只有采用正确的端接方式最为经济灵活。常见的端接方式有源匹配和负载匹配，下面介绍这两种方法的原理。

源匹配要求为输出端串联一个电阻，使源阻抗R。等于线路阻抗Z。，串联后，源反射系数等于0，从而消除了负载上的反射信号。换言之，串联的电阻吸收了发射的信号。本电路改进后如图8所示，在输出端串联了一个的电阻Rs，Rs=z0一R0=50-4=46 Ω，串联后的接收端波形见图9。从图9可看出，串联一个电阻后，接收端的波形得到了很大改善。但是这种方式稍微减小了接收波形的幅度值。但总的来说，信号还在ADC的接受范围内，不会对ADC性能有较大影响。

为了不衰减时钟信号的幅度，另一种较好的匹配方式是终端匹配。终端匹配的原理是在走线路径终端并联一个电阻RL在接收端负载上，使总的负载ZL=Z0，从而使反射系数
，以消除反射，在这里采用交流负载匹配，即由一个电阻RL串联一个电容CL然后并联到原接收端负载上，这样相比单接一个电阻最大的好处是可以降低直流功耗。改进的电路如图10所示。
图11所示为由Hyperlynx的仿真波形，可见这种方式也改善了接收端波形，同时减少了直流功耗。
在实际的时钟电路设计中，不仅需要考虑端接方式和器件值大小，还需要考虑器件的摆放，如端接电阻和必须尽可能靠近接收端、源电阻必须尽可能靠近发送端、器件与走线方向一致等；同时，布线必须严格按照差分规则，保证两差分线之间间距相等、两线线长相等，与周围高速数字线保持2倍以上的线间距，只有这样才能最终实现高性能的时钟设计。

4结束语

在高速时钟电路的设计中，信号完整性问题一直是困扰设计人员的问题，本文提出的PECIL高速时钟设计是在ADC设计中成功与否的关键因素。通过HyperLynx仿真，可以在最大程度上避免设计中的信号完整性问题。本时钟设计已在PcB实物上得到验证，取得了与仿真一致的效果，证明使用HyperLynx辅助设计人员进行关键时钟路径的设计是可行的。