2．2 插“B”模块的实现
    建模思路是当相邻“V”符号之间有偶数个非0符号的时候，把后一小段的第1个“O”变换成一个“B”符号。在此用一个4位的移位寄存器实现延迟作用，经插“V”处理过的码元，在同步时钟的作用下，同时进行是否插“B”的判决，等到码元从移位寄存器里出来的时候，就可以决定是应该变换成“B”符号，还是照原码输出。输出端用“11”表示符号“V”，“01”表示“1”码，“00”表示“O”码，“10”表示符号“B”，其模型如图3所示。

2．3 单极性变双极性的实现
    根据编码规则，“B”符号的极性与前一非零符号相反，“V”极性符号与前一非零符号一致。因此将“V”单独拿出来进行极性变换(由前面已知“V”已经由“11”标识，相邻“V”的极性是正负交替的)，余下的“1”和“B”看成一体进行正负交替，这样就完成了三阶高密度双极性的编码。
    因为经过插“B”模块后，“V”，“B”，“1”已经分别用双相码“11”，“10”，“01”标识，“O”用“00”标识。而在实际应用中，CPLD或FPGA端口输出电压只有正极性电压，在波形仿真中也只有“+1”和“O”，而无法识别“一1”。所以要得到所需要三阶高密度双极性编码的结果，需定义的“00"，“01”，“10”来分别表示“0”，“一1”，“+1”。将插“B”模块后输出的“OO”，“01”，“10”，“1l”组合转换为“00”，“01”，“10”组合表示，再通过“00”，“01”，“10”控制四选一数字开关的地址来选择输出通道，就可以实现O，一E，+E。在此本文用CC4052的一组通道作为四选一数字开关，将CPLD或FPGA目标芯片的标识性输出转换成双极性信号，最终实现三阶高密度双极性非归零编码。CC4052接线如图4所示，实现地址控制器的模型如图5所示。