FPGA布局布线后的仿真波形如图4、图5所示。

　　从仿真结果(图4，图5)和ISE 8.2i的综合报告可知，该校正模块的最高时钟频率达到102.5MHz。

　　最后，由MATLAB仿真和FPGA布局布线后仿真得到的权值，经过MATLAB仿真形成新的方向图，如图6所示，可以看出，两种方向图基本一致。因此，基于FPGA的多通道校准同步算法的实现完全符合系统要求。

　　结语

　　由于数据时钟的同步是FPGA 芯片设计实现的一个常见问题，也是一个重点和难点，很多设计不稳定都是源于数据时钟的同步有问题。而本文提出了解决这一问题的时钟同步方法，并在硬件上很好地实现了多通道校准算法，极大提高了系统稳定性。