（4）与 DSP的并行接口。并行接口是最常用的一种通讯方式之一。FPGA和DSP之间的数据通讯通过 16位并行接口完成（原理图如图5）。首先，根据 DSP的时序，系统上电后需要对DSP进行不小于 200ms的复位。在系统正常工作时期，当 WE=0写有效、CE1=0片选有效、 a21=1数据有效时，FPGA从总线上读取 DSP的数据，当 OE=0读有效， CE1=0片选有效， a21=1数据有效时，FPGA将数据放在总线上等待 DSP读取。FPGA读、写数据都根据 DSP的 EA信号来标识所操作的数据地址。虽然系统中的数据量比较大，但是为了提高实时性和可靠性，在FPGA中没有使用 FIFO或者 RAM来存储数据，而只是用 FPGA中的变量来临时存储，本设计中也最终证明了该设计的可用性，这样也让 FPGA的硬件资源更合理利地得以使用。 
 

3整体时序的实现
本系统的实时性和复杂性对于正确实现总体时序和工作逻辑提出了比较大的挑战。现从以下几个方面说明本设计的实现方法：
1 高速实时性。总体的并行设计，各个通讯模块几乎完全独立地工作，互不占用资源，从而使得高效性和实时性的要求得到了极大地满足。
2 总体时序有序。该航姿计算机的整体时序和整体逻辑都是让 FPGA中的顶层实体来控制实现的。系统大致时序和逻辑如下：上电后，FPGA控制系统完成各部件的上电自检后，各接口开始并行工作，按照自己的工作时序接收、发送数据。其中，IMU数据大约每 10ms发送一次，FPGA每次接收完 IMU数据后，与 DSP通过并行接口进行一次通讯。FPGA将最新的传感器测量值发送给DSP，而 DSP将最新的航姿信息回传给 FPGA，最终FPGA通过 ARINC429接口传给外部。这样的设计保证了系统时序稳定、逻辑可靠。
3 数据准确性。数据的准确也要求考虑到具体硬件上的问题。由于 FPGA中的逻辑门是有时间延迟的，在这样实时的系统中就必须严格考虑门电路的延时，否则，很容易出现如下类似的一些问题，例如，把刚接收到一组测量数据赋给变量是需要几纳秒到十几纳秒的时间来稳定的，如果此时正好遇上操作改变量的时钟触发，偶尔就会引起野值数据，这些不确定的野值随时可能造成整个航姿结算的错误，因此需要根据具体时序修改，以保证杜绝这类问题。

该系统的 FPGA设计已经经过模拟数据仿真试验、跑车试验得以验证，在数据准确性、实时性方面都得到了较好的满足。